SK Hynixと東芝が共同開発した4Gbitの大容量STT-MRAM

　スピン注入磁気メモリ(STT-MRAM)は、次世代の大容量不揮発性メモリの有力候補である。原理的には、20nm以下の微細化が可能で、記憶容量当たりのシリコン面積(製造コスト)はDRAMに近く、読み出しと書き込みの速度もDRAMに近い。データを書き換え可能な回数は半永久的であり、データを保存できる期間は10年以上と長い。

　これらの原理的な優位性がそのまま現実になるとしたら、STT-MRAMにもっとも近いイメージは「不揮発性になったDRAM」である。DRAMに近い大容量と低いコストを両立できたならば、DRAMの一部を置き換えることが可能になる。

　最近になってSTT-MRAMはようやく、DRAMに近いギガビット級の大容量を達成できる見通しが出てきた(関連記事「ギガビット時代に突入するSTT-MRAM」)。その最先端を走るのが、SK Hynixと東芝のSTT-MRAM共同開発チームである。同チームは昨年(2016年)12月に米国サンフランシスコで開催された国際学会「IEDM」で、DRAMとほぼ同等の4Gbitと大きな記憶容量を達成可能なSTT-MRAM技術を開発したことを公表した。

　そして今年(2017年)の2月6日～8日(米国時間)に米国サンフランシスコで開催中の国際学会「ISSCC 2017」で、SK Hynixと東芝の共同開発チームは4GbitのSTT-MRAMチップ(シリコンダイ)を発表した(講演番号23.5)。

4Gbitと大容量のSTT-MRAMのシリコンダイ写真とシリコンダイの概要。ISSCC 2017の講演スライドから引用した。なお性能数値は研究開発段階の測定値であり、製品仕様ではないので、注意されたい

過去最大の記憶容量と過去最高の記憶密度を達成

　開発した4Gbitシリコンダイの外形寸法は10.26×10.48mm。ほぼ1cm角である。記憶容量はSTT-MRAMでは過去最大だ。そして記憶容量当たりのシリコン面積は、過去に公表されたSTT-MRAMの値に比べてはるかに小さい。Mbit当たりで0.026平方mmしかない。

　メモリセル寸法は90nm角である。設計寸法(フィーチャーサイズ:F)の2乗(F2)に換算すると、9F2となるという。これも過去のSTT-MRAMに比べ、はるかに小さい。1個のメモリセルは、1個のセル選択トランジスタと1個の磁気トンネル接合(MTJ)素子で構成した。MTJ素子の磁気記録方式は垂直記録方式である。垂直磁気記録方式のMTJ素子は、製造はかなり難しいものの、微細化には適しているとされる。

　設計寸法(フィーチャーサイズ)は公表していないが、メモリセルに関する寸法の情報から、30nmだと推定した。製造技術は4層金属配線のCMOS技術である。

メモリセルの断面構造図。昨年12月に開催された国際学会「IEDM 2016」で発表した図面がベース。IEDM 2016では、メモリセルの寸法は公表されていなかった

　メモリチップとしての仕様は、低消費電力DRAM(モバイルDRAM)との互換性を意識したものとなっている。入出力バスは16bitあるいは32bitである。入出力インターフェイスは、LPDDR2インターフェイスとの互換性を有する。

　ただし行アドレス(ロウアドレス)と列アドレス(カラムアドレス)、動作タイミングは、LPDDR2の4Gbit DRAMとは若干の違いがある。まず、行アドレスが多く、列アドレスが少ない。これはSTT-MRAMのページサイズが2Kbit(256B)と小さいためである。そして実際の動作では、増えた行アドレスを2回に分けて入力する必要がある。この結果、動作のタイミングチャートはDRAMと少し異なるものになっている。

開発したSTT-MRAMの動作コマンド表。列アドレス(カラムアドレス:CA)の一部(C6～C9)が、行アドレス(R14～R17)に置き換えられている。ISSCC 2017の講演スライドから引用した

LPDDR2 DRAMとSTT-MRAMの読み出しタイミングチャート。上がLPDDR2 DRAMのタイミングチャート、下がSTT-MRAMのタイミングチャートである。STT-MRAMでは行アドレス(RA)を2回に分けて入力するため、レイテンシ(遅延時間)に違いが生じている。ISSCC 2017の講演スライドから引用した

ECC機能の搭載でフルビット動作のシリコンダイを取得

　メモリアーキテクチャにもいくつかの違いがある。すでに説明したように、ページサイズが小さい。さらに、1bitのデータ誤りを訂正するECC(誤り検出訂正)機能を載せている。誤り訂正符号は「(72, 64)ハミング符号」である。ハミング符号は、半導体メモリが載せる誤り訂正符号としては、ごく普通のものだ。講演では、ECC機能をオンにすることにより、全てのビットが動作するシリコンダイ(良品のシリコンダイ)が得られたと述べていた。ECCありとは言え、垂直磁気記録方式のSTT-MRAMという製造が難しいメモリで4Gbitの全ビットが動作するシリコンダイが得られているというのは、相当に凄いことだ。

ECC機能のオンとオフによる、不良ビット数の違い。横軸はECCをオフにしたときの不良ビット数、縦軸はECCをオンにしたときの不良ビット数である。ECCをオンにすると、不良ビットの数がおよそ1,000分の1に減少する。ISSCC 2017の講演スライドから引用した

　なお製造に伴うビット不良はテスティングによって検出し、冗長ビットと置き換え済みである。冗長ビットの大きさ(記憶容量)は公表していない。

記憶容量当たりのシリコンダイをさらに小さく

　開発したSTT-MRAMは、過去に学会などで公表されてきたMRAMに比べると、極めて高い記憶密度を実現できている。4Gbitの大容量記憶で107.5平方mmのシリコンダイ面積というのは、これまでの研究開発状況を考えれば、驚異的な値である。

　しかし現実は甘くない。同じ記憶容量である4GbitのDRAMシリコンダイに比べると、STT-MRAMのシリコン面積はまだ、2倍～3倍の大きさがある。つまり、このチップを量産しても製造コストでDRAMに勝てる見込みはゼロだということだ。製造コストに適正と思われる利潤(マージン)を載せると、販売価格はDRAMよりもかなり高くなってしまう(ここではあえて、開発コストは考慮していない)。

STT-MRAMの開発トレンド線。縦軸は、記憶容量当たりのシリコン面積、横軸はメモリセル面積である。今回の開発成果は過去に学会発表されたSTT-MRAMのトレンド線よりも高い密度を達成しているが、DRAMの密度にはおよばない。ISSCC 2017の講演スライドから引用した

　製造コストでDRAMと同じ水準に近付けるには、シリコン面積をさらに縮小する必要がある。講演では、加工寸法を1xnmに微細化する、メモリセルをさらに小さくする(F2値を下げる)、コアアーキテクチャを変更するといった工夫を、改良手段として挙げていた。非常に厳しい道のりだが、さらなる改良が続くことを期待したい。