産総研、MRAMの3次元積層に成功。MRAMの大容量化や生産性向上に道筋

3次元積層によるTMR素子を作成

　産業技術総合研究所(産総研)は16日、不揮発性磁気メモリ(MRAM)の3次元積層プロセス技術を開発したと発表した。CMOS形成ウェハとTMR薄膜ウェハを別体生成したあと、圧着接合するという3次元積層によるTMR素子の作成は世界初という。

　MRAMは垂直磁化TMR素子をベースとする記録ビットと、ビット選択に用いるCMOS、金属配線からなり、通常TMR薄膜はCMOS形成後に金属配線上に直接形成される。

　これまで半導体デバイス分野で開発されてきた3次元積層プロセスは、TMR薄膜ウェハとCMOSウェハを組み合わせたような、異なる動作原理を持つデバイスを形成し、ナノスケールで薄膜同士を積層する技術は十分に確立されていなかった。また、TMR素子は厚さ1nmの酸化マグネシウム(MgO)トンネル絶縁層があるため、機械的強度が弱く、3次元積層プロセスへの応用は難しいと考えられていた。

　今回産総研は、直径150mmのシリコンウェハ上に、単結晶TMR薄膜よりも機械的強度の弱い多結晶TMR薄膜層を形成したウェハ試料と、直径200mmのシリコンウェハ上に銅電極層を形成したウェハ試料を別々に作成。両試料の表面に金属タンタルの接合層を形成した。

　接合界面に欠陥や空隙が生じないように、高真空中でタンタル接合層表面の平坦化と清浄化を行なったあと、真空中で両ウェハの背面から荷重をかけてタンタル接合層同士を接合。裏面研削プロセスで不要な片方のウェハを除去し、直径200mmのシリコンウェハ上に銅電極層、タンタル接合層、多結晶TMR薄膜層の順の3次元積層試料を構築した。

　これらの3次元積層試料に微細加工を施し、28nmから65nmのMRAMデバイスを作成し、動作確認を行なったところ。リード/ライト性能の劣化がまったく見られず、STT-MRAMで重要な指標となる「データ書き込み効率」は2に達し、世界トップクラスの性能を維持できたという。

　また、今回用いた多結晶TMR薄膜よりも単結晶TMR薄膜のほうが機械的強度が強いため、今回の3次元積層プロセスは単結晶TMR薄膜にもそのまま適用できるとし、これが実現されることで20nm以下世代のSTT-MRAMに求められる性能を満たすことができ、MRAMの飛躍的な大容量化/生産性向上に寄与できるとしている。

　現在、単結晶TMR薄膜の開発を進めており、今後2年以内に単結晶TMR薄膜とCMOSウェハの3次元積層プロセスを確立し、5年以内に3次元積層MRAMの製品開発の着手を目指すという。