福田昭のセミコン業界最前線
ギガビット時代に突入するSTT-MRAM
2017年1月13日 06:00
次世代大容量不揮発性メモリの有力候補であるSTT-MRAM(スピン注入型磁気抵抗メモリ)の記憶容量が、ギガビット級(Gbit級)に突入しつつある。昨年(2016年)12月に開催された最先端半導体デバイス技術の国際学会IEDM 2016では、1Gbitを超えるSTT-MRAMチップの試作結果や、製品化された256Mbit STT-MRAMチップの信頼性評価結果などが報告された。また大規模SoC(System on a Chip)への埋め込みを想定したSTT-MRAM技術の研究成果が披露された。
MRAM技術の研究開発は第3世代が主流
過去、MRAM(磁気抵抗メモリ)技術は大きな変革を2回、達成してきた。研究開発の主流は現在、「第3世代」と呼ばれるMRAM技術に移っている。MRAMは強磁性体の磁化の向きを逆向き(角度にすると180度の方向)にするかしないかで、1bit(2値)のデータを記録する。この物理自体はずっと変わっていない。技術世代によって違うのは、磁化の向きを変更(反転)する原理と、磁化の方向である。
当初のMRAM技術は、専用配線の電流による磁界で磁化の方向を反転させていた。現在では「第1世代」とも呼ばれているMRAM技術である。「磁界書き込みMRAM」と呼ぶこともある。
「第1世代」の特長は製造が比較的容易なこと。初めて製品化された4MbitのMRAMは、第1世代のMRAM技術を採用していた。不揮発性でありながら、無限に近い回数のデータ書き換えを保証する初めての半導体メモリとなった。
第1世代の弱点は、微細化に適さないことだ。磁界発生のために専用配線を必要とすること、磁化の方向がシリコン表面と平行な方向であることなどから、メモリセル面積が非常に大きくなってしまっていた。また、データ書き込みに必要な電流が高いことも、大容量化を妨げていた。
そこで磁界ではなく、電子のスピンによるトルク(「スピントランスファトルク」と呼ぶ)を利用して磁化を反転させる技術が考案された。これがSTT-MRAM技術であり、「第2世代」のMRAM技術とされている。
STT-MRAM技術の特長は、記憶素子である磁気トンネル接合(MTJ)を微細化すると、データ書き換えに必要な電流が少なくなることにある。この特性は、微細化に適している。ただし、製造技術は第1世代に比べるとはるかに複雑になる。
第2世代のMRAM技術、あるいは第1世代のSTT-MRAM技術では、磁化の方向がシリコンの表面と平行な磁気記録方式「面内(in-plane)磁気記録方式」を採用していた。この方式はSTT-MRAM技術としては製造がやや容易であるものの、磁気トンネル接合(MTJ)をあまり小さくできないという弱点を抱えていた。磁気異方性(特定の方向(とその正反対の方向)だけに磁化が生じやすい性質)を得るために、MTJの形状を細長くしておかねばならないからだ。
この問題を解決するMRAM技術が、「第3世代」とも呼ばれる「垂直(perpendicular)磁気記録方式」のSTT-MRAMである。垂直磁気記録では、磁化の方向がシリコン表面とは垂直になる。磁気異方性は磁気トンネル接合(MTJ)のトンネル絶縁膜と磁性層の界面によって誘起される。
第3世代のMRAM技術は第2世代と区別するため、「pSTT-MRAM」と表記することが多い。この場合は、第2世代は「iSTT-MRAM」と表記する。pは「perpendicular」の略称、iは「in-plane」の略称である。
pSTT-MRAMは、原理的には磁気トンネル接合(MTJ)を最も小さくできる。そこで現在では、MRAMの研究開発はpSTT-MRAMを対象としたものが主流になっている。本稿で以下にご報告する4件の発表も全て、pSTT-MRAMの研究開発成果である。
4Gbitと過去最大容量のSTT-MRAMを東芝とSK Hynixが共同で試作
それでは、各社の研究開発成果をご報告していこう。
韓国のSK Hynixと東芝エレクトロニクス韓国社の共同開発チームは、4Gbitと過去最大容量のSTT-MRAMを共同で試作した(講演番号27.1)。およそ5年半前の2011年7月に、SK Hynixと東芝は次世代STT-MRAMの共同開発で合意したと公式に発表した。以降、両者の共同開発チームは公式には沈黙を守り続けてきた。国際学会などで両社の共同開発成果が発表されるのはIEDM 2016がたぶん、初めてである。
SK Hynixと東芝が共同開発した大容量高密度STT-MRAM技術の最大の特長は、メモリセル面積を極めて小さくしたことだ。設計ルール(F)の2乗(F2)で換算すると9F2のメモリセル面積を達成したとする。1個のトランジスタと1個のトンネル接合素子(MTJ)で構成したメモリセルとしては、過去に学会等で公表された中で最も小さなセルだと思われる。
DRAMのメモリセルの大きさは、やや古い世代の製品で8F2、最新の製品では6F2である。DRAMセルにかなり近づけられたことが分かる。
講演では、90nmと極めて狭いピッチで磁気トンネル接合(MTJ)のアレイを製造した状態の電子顕微鏡観察写真を見せていた。
試作した4Gbitのシリコンダイは512Mbit×8ブロックのメモリセルアレイを備える。メモリセルアレイのフロアプランは示したものの、シリコンダイ写真は示さなかった。シリコンダイ写真の代わりに、1cm角と小さな正方形の薄型パッケージの写真を披露していた。このことから、シリコンダイ面積は100平方mm未満とかなり小さいことが分かる。
また、今年(2017年)2月に米国で開催予定の国際学会「ISSCC 2017」で、SK Hynixと東芝は共同開発した4Gbit STT-MRAMの回路技術を発表する予定である。報道機関向けに発表された事前情報によると、記憶密度は1Mbit当たりで0.0026平方mmだとする。これを4Gbitに換算すると、シリコン面積は42.6平方mmになる。このシリコン面積は、同じ記憶容量のDRAM(4Gbit DRAM)とあまり変わらない。さらに、共同開発したチップはLPDDR2インターフェイスを備えている。DRAMとの互換性を意識した作りになっていることが分かる。
なお、設計ルール(微細加工寸法)やメモリセル面積、シリコンダイ面積、動作周波数、消費電力などはIEDM 2016では発表されなかった。ISSCC 2017ではこれらの値が公表されることを期待したい。
製品化済み256Mbit STT-MRAMの高い信頼性をEverspinなどが確認
米国Everspin TechnologiesとシンガポールGLOBALFOUNDRIESの共同開発チームは、製品化済みの256Mbit STT-MRAMの信頼性を評価した結果を招待講演で発表した(講演番号21.5)。
Everspin Technologiesは2016年8月3日(米国時間)に、pSTT技術(垂直磁気記録方式のスピン注入トルク技術)によるDDR3インターフェイス互換の256Mbit STT-MRAMのサンプル出荷を始めたことと、pSTT技術によるDDR4インターフェイス互換の1Gbit STT-MRAMを開発中であることをアナウンスしている。IEDM 2016では、サンプル出荷済みの256Mbit pSTT-MRAMの書き込み不良率やデータ保持期間、書き換えサイクル数などをテストした結果を報告した。
製品なので当然ながら、チップレベルで書き込み不良率ゼロを達成している。ただし誤り訂正回路(ECC)を内蔵しているので、セルアレイレベルでの不良率は不明だ。データ保持期間は100℃で10年を達成している。書き換えサイクル数は10の8乗回(1億回)まで確認した。このサイクル数でも目立った劣化は起きていないとする。また260℃と高温のハンダ付けに耐えられるとした。
QualcommらがモバイルSoC用メモリへの応用を検討
大規模SoCへの埋め込みを想定したSTT-MRAM技術の研究成果は、米国Qualcomm Technologiesと米国Applied Materialsの共同研究グループ(講演番号27.4)と、韓国Samsung Electronics(講演番号27.2)がそれぞれ発表した。
Qualcommグループは以前から、モバイルSoCのオンチップメモリに向けたSTT-MRAM技術を開発している。従来、オンチップメモリにはSRAM技術が採用されてきた。SRAMをSTT-MRAMに置き換えると、同じシリコンダイ面積で記憶容量を約4倍に増やせると講演では述べていた。また待機時の消費電力を大幅に減らせるという利点もある。
Qualcommグループの講演で興味深かったのは、実際の使用条件(ユースケース)を示したことだ。使用条件は講演スライドだけで、論文には載っていない。SRAMやDRAMなどのRAMを単体で使用する場合は、10の15乗回の書き換えサイクルを保証すべきだとされている。しかし埋め込みメモリでは、そこまで多くの書き換えサイクルは必要ないとする。およそ10の10乗回から12乗回の書き換えサイクルを保証できれば十分だというのが、Qualcommグループの主張である。
Qualcommグループは、大きさの異なるMTJのアレイを試作し、その特性を評価した。作成したMTJの数は1Gbit相当とかなり多い。MTJの磁気記録は垂直磁気記録方式で、大きさ(直径)は25nm～70nm、ピッチは200nmである。試作したMTJアレイに対し、パルス幅が200nsから20msの書き込みパルスを1%～90%のデューティ比で与えた。パルス幅とデューティ比による特性の違いはあまり見られなかったとする。
1MbitのMTJアレイに対して50nsサイクルの書き換えを繰り返したところ、5×10の14乗サイクルに達しても劣化が見られなかった。オンチップメモリとしては十分な書き換え寿命を達成できていることを示していた。
28nm技術のCMOSロジック互換STT-MRAM技術をSamsungが披露
韓国Samsung Electronicsは、28nm技術のCMOSロジックに埋め込むことを想定したSTT-MRAM技術を発表した(講演番号27.2)。STT-MRAMの記憶容量は8Mbitである。8Mbitの記憶容量は学会発表レベルのSTT-MRAMとしてはそれほど大きくはない。ただし、28nm技術というのは、MRAMの製造技術としては最も微細な加工技術だと言える。
プロセッサやSoCなどへの埋め込みメモリ(オンチップメモリ)では、CMOSロジックと互換の製造技術でメモリを作れることが、コストを下げることに直結する。既存のメモリ技術でCMOSロジックと完全に互換だと言えるのは、SRAM技術だけである。ただしSRAM技術は、記憶容量当たりのシリコン面積が既存のメモリ技術では最も大きい、言い換えると、記憶容量当たりの製造コストが最も高い、という弱点を抱える。
記憶容量当たりのシリコン面積が最も小さなメモリ技術は、フラッシュメモリである。ただし単体メモリのフラッシュメモリ技術はセルトランジスタの製造プロセスがCMOSロジックと互換性を持たない。このため、CMOSロジックとの互換性を備えるように改変されたフラッシュメモリ技術(埋め込み用フラッシュメモリ技術)が開発されている。この埋め込み用フラッシュメモリ技術は、単体のフラッシュメモリに比べるとメモリセル面積が大きい。それでもSRAM技術に比べると記憶容量当たりのシリコン面積が小さく、なおかつ不揮発性メモリであることから、埋め込み用フラッシュメモリ技術はマイクロコントローラ(マイコン)を中心に、広く採用されている。
STT-MRAMは完全なCMOSロジック互換ではないものの、多層金属配線の配線層間に記憶素子(MTJ素子)を製造できるという利点がある。具体的には、プロセス・マスクを3枚ほど追加するだけで、SoCにSTT-MRAMを埋め込めるとSamsungは説明していた。ただしマスク3枚とは、層数が3層という意味ではない。MTJはかなり複雑な素子で、きちんと動かすには少なくとも20層前後の薄膜層を必要とする。Samsungの講演でも、MTJ素子の断面を透過型電子顕微鏡(TEM)で観察した写真画像を示していたが、非常に数多くの薄膜層で構成されていることが見て取れた(IEDMの論文にはこの写真は掲載されていない)。
それでも、記憶容量当たりのシリコン面積では、埋め込み用フラッシュメモリ技術とほぼ変わらない。さらに、フラッシュメモリと違って書き換えに高電圧を必要とせず、書き換え可能な回数ははるかに多い。STT-MRAM技術は埋め込みメモリ(オンチップメモリ)用途には十分に有望だと言える。
Samsungが試作した埋め込み用STT-MRAMは、第4層金属配線と第5層金属配線の間にMTJを設けた。セル選択素子は1個のMOS FETである。1個のMTJと1個のMOS FETでメモリセルを形成する。メモリセルの面積は0.0364平方μmとかなり小さい。
講演では、開発した埋め込み用STT-MRAMを、液晶ディスプレイのタイミングコントローラに搭載した結果を披露していた。STT-MRAMは画像データを一時的に保存するバッファとして動作する。通常はSRAMがバッファに使われる。講演では、STT-MRAMバッファから読み出した動画とSRAMバッファから読み出した動画を1枚の映像の上半分と下半分に分割して表示し、両者に違いがないことをアピールしていた。
STT-MRAMの研究開発は、2極化しつつあるように見える。「大容量化」と「埋め込み(ロジックとの混載)」の2つだ。いずれの方向も、今後の進展が見込める。しばらくは観測し続けていく必要がありそうだ。