福田昭のセミコン業界最前線

SRAMの記憶密度を従来の5倍に高めるワントランジスタSRAMセル技術

 SRAMは、プロセッサのオンチップキャッシュやマイクロコントローラ(マイコン)のワークメモリなどに標準的に使われている。なぜSRAMが使われるのか。最大の理由は、CMOSロジックと同じプロセスで製造できることだろう。DRAMだと製造プロセスにキャパシタを作る工程が加わるほか、利用時にはデータを定期的に再度書き込むリフレッシュと呼ぶ、やや特殊な制御をしなければならない。SRAMにはこういった面倒はない。

DRAMセルをSRAM化した「1T-SRAM」技術

 SRAMの弱点は、半導体メモリの中では記憶密度が最も低いことだ。標準的なSRAMのメモリセルは、6個のトランジスタを必要とする。対するDRAMは、1個のトランジスタと1個のキャパシタでメモリセルを構成する。単純に素子数だけで比較しても、3倍の開きがある。

 そこでDRAMセルの製造プロセスをCMOSロジック互換に変更し、リフレッシュの自動制御を追加したり、周辺回路をSRAMと同様に扱えるように変更したメモリ技術が1990年代末に登場した。「1T-SRAM」と呼ばれるこの技術は、米国企業のMoSysが開発した。1T-SRAM技術は大規模プロセッサのラストレベルキャッシュ(LLC)やSoCの大容量ワークメモリなどに採用された。「1T-SRAM」の呼称ではなく、「eDRAM」と呼ばれることもある。

標準的なSRAMセルの回路(左)と「1T-SRAM」セルの回路(右)。シリコン面積を50%〜70%減らし、製造コストを70%以上低減可能だとする。MoSysが半導体メモリ業界のイベント「MemCon」で公表した資料から
「1T-SRAM」セルのシリコン断面構造。一般的な大容量DRAMの立体的なキャパシタと違い、1T-SRAMセルでは平面状のプレーナキャパシタを採用することで製造プロセスをCMOSロジック互換とした。MoSysの公表資料から

本格的なワントランジスタSRAMセルの提案

 「1T-SRAM」セルおよび「eDRAM」セルの弱点は、メモリセル面積の縮小が3分の1程度に留まることと、リフレッシュによる待機時消費電流がある程度は存在することだ。前者は、平面状キャパシタがある程度の面積を必要とするために起こる。キャパシタを立体化するとセル面積を小さくできるものの、プロセスコストはCMOSロジックに比べて増加してしまう。後者のリフレッシュ動作は、記憶ノードがキャパシタであることから避けられない。

 これらの問題を解決する目的で開発されたのが、本格的なワントランジスタSRAM技術「1-transistor(1T) Bi-SRAM」である。米国の技術開発ベンチャーZeno Semiconductorと、米国の半導体ベンダーMarvell Semiconductor、米国のスタンフォード大学(Stanford University)が共同で開発している。ちなみにZeno Semiconductorは、スタンフォード大学出身の研究者が中心となって設立した。これらの共同開発チームは、米国ワシントンD.C.で開催された電子デバイス技術の国際学会IEDM 2015で、12月9日に開発技術の概要を発表した(講演番号26.7)。

MOS FETと2個の縦型バイポーラを組み合わせる

 開発中の技術「1T Bi-SRAM」は、製造プロセスにCMOSロジックと互換性があり、リフレッシュ動作がなく、1個のMOSトランジスタよりもわずかに大きなシリコン面積でSRAMセルを実現する。メモリセル面積は6トランジスタSRAMセルの約5分の1であり、MoSysの「1T-SRAM(eDRAM)」技術よりも記憶容量当たりのシリコン面積が小さく、従って製造コストを低く抑えられる。

 開発したメモリセルの構造は、1個のnチャンネルMOS FETと2個の縦型バイポーラトランジスタを一体化したもの。バイポーラは、MOS FETのn型ソース(あるいはドレイン)がエミッタ、p型ウエルがベース、埋め込みn型ウエルがコレクタの3層構造である。埋め込みn型ウエルは、表面側の電極(チャージインジェクタ)を通じて電圧を制御する。

 2個の縦型バイポーラはベースを共有しており、なおかつ、ベース部分(p型ウエル)は電気的には浮遊状態(浮遊ベース)にある。ここでワード線(ゲート)、ビット線(ドレイン)、ソース線(ソース)、チャージインジェクタ(コレクタ)の電圧値を適切に調整すると、浮遊ベースに2つの安定な状態(双安定状態)を作り出せる。1つはドレイン電流が高い(論理値「高」あるいはデータ「1」に相当する)状態、もう1つはドレイン電流が低い(論理値「低」あるいはデータ「0」に相当する)状態である。

「1T Bi-SRAM」セルの断面構造(左)と製造工程(右)。Zeno Semiconductorほかの講演論文から
「1T Bi-SRAM」セルの等価回路。1個のMOS FETと2個の縦型npnバイポーラトランジスタで構成される。npnバイポーラの浮遊ベース(p型ウエル)のポテンシャルが、メモリセルの論理値を決める。Zeno Semiconductorほかの講演論文から
論理値(データ)の違いとポテンシャルの違い。p型ウエルのポテンシャルが低い状態で安定すると、論理値が「高」(データは「1」)になる(上の図)。ポテンシャルが高い状態で安定すると、論理値が「低」(データは「0」)となる。Zeno Semiconductorほかの講演論文から
試作した「1T Bi-SRAM」セルの断面観察像。左は走査型電子顕微鏡(SEM)、右は走査型キャパシタンス顕微鏡(SCM)によるもの。Zeno Semiconductorほかの講演論文から

双安定状態をデータの「1」と「0」に割り当てる

 動作のキーとなるのは、縦型バイポーラのコレクタに相当する埋め込みn型ウエル(チャージインジェクタ)の電圧である。チャージインジェクタに一定のバイアス電圧を加えることで、浮遊ベースに双安定状態が発生するからだ。このバイアス電圧の存在を前提に、ワード線やビット線、ソース線の電圧を調整することで、書き込み動作や読み出し動作、待機動作(データの維持)を実行する。

チャージインジェクタ(CI)電圧の違いによる、p型ウエル(浮遊ベース)の電圧電流特性の変化。チャージインジェクタ電圧が3Vの時、電圧電流特性に双安定点(φFB1とφFB0)が発現する。Zeno Semiconductorほかの講演論文から
メモリセルの動作条件一覧表。数字の単位はV(ボルト)。左から「1」の書き込み、「0」の書き込み、読み出し、待機。いずれもチャージインジェクタ(CI)電圧は2.0Vで一定。Zeno Semiconductorほかの講演論文から
チャージインジェクタ(CI)電圧が2Vの時の、ゲート電圧-ドレイン電流特性の測定結果。データ「1」を格納している時は、ドレイン電流が高い。Zeno Semiconductorほかの講演論文から

高速・高周波性能の確認はまだこれから

 講演では、設計ルールが28nmのCMOSロジック互換プロセスでメモリセルを試作した結果を示していた。「1T Bi-SRAM」セルのシリコン面積は0.025平方μmとかなり小さい。設計ルール(F)の2乗に比べてどの程度の大きさかを示すパラメータでは、F2の32倍(32F2)となる。設計ルールが短ければメモリセル面積が小さくなるのは当然なので、設計ルールの影響を取り除いてメモリセル技術を比較する時は、このパラメータを使うことが多い。

 このパラメータを既存の大規模高性能プロセッサ向けeDRAM技術と比較してみよう。Intelが22nm技術で開発したeDRAMのメモリセル面積は0.029平方μmとこれもかなり小さい。ただし設計ルール(F)が22nmなのでF2に換算すると60倍(60F2)となり、「1T Bi-SRAM」セルの2倍近いシリコン面積が必要である。

 IBMが22nm技術で開発したeDRAMのメモリ面積は0.026平方μmとさらに小さい。ただし、これもF2に換算すると54倍(54F2)となり、「1T Bi-SRAM」セルの32F2に比べるとかなり大きい。また、IBMのeDRAMセルは、CMOSロジックとはプロセス技術が大きく異なる。シリコンに細長く深い溝を掘ってキャパシタを形成しているからだ。

Intelが22nm技術で開発したeDRAMセルの顕微鏡観察写真(上)と回路図(下)。Intelが2013年のVLSIシンポジウムで発表した講演論文から
SRAMを代替する省シリコン面積メモリ技術の比較。VLSIシンポジウムやIEDM、ISSCCなどの国際学会で公表された値を筆者がまとめたもの

 残念ながら、「1T Bi-SRAM」セルのアレイ構造や高速・高周波特性などは、今回のIEDMでは公表されなかった。今後の研究開発の進展を待ちたい。

【お詫びと訂正】初出時に、「チャージインジェクタ」を「チャージインダクタ」と記載しておりましたが誤りです。お詫びして訂正させていただきます。

(福田 昭)