後藤弘茂のWeekly海外ニュース

次世代GPUやSoCの行方を左右する3Dトランジスタレース

止まったIntelを追いかけるファウンダリ各社

 ファウンダリ各社は、FinFET 3Dトランジスタの量産へ向けて猛進している。FinFETプロセスで先行しているIntelに追い着くためだ。Intelは2世代目のFinFETの14nmプロセスの立ち上げで苦戦しており、ファウンダリ側にとっては差を縮めるチャンスとなっている。

 FinFETは、特に低電圧駆動時のパフォーマンス/電力特性を大幅に改善するため、電力効率時代の半導体チップの鍵となる技術であり、ファウンダリにとっては最重要技術となっている。ファウンダリのFinFETプロセスでの本格量産チップは今年(2014年)の終わり頃から登場する見込みだ。

 この状況で、ファウンダリ大手の一角GLOBALFOUNDRIESは、同じく大手のSamsung Electronicsと提携し、Samsungの14nm FinFETプロセス「14LPE/14LPP」を導入することを決定した。GLOBALFOUNDRIESは、これまで自社開発の14nm FinFETプロセス「14XM」を導入するとしていたが、Samsungとの共通プロセスへと切り替えた。結果、14nmでは、チップベンダーはSamsungとGLOBALFOUNDRIESのどちらでも同じ設計のチップを同じプロセス最適化で製造できるようになる。

Samsungの14nm FinFET技術の仕様
GLOBALFOUNDRIESによるSamsungとの提携発表とプロセスロードマップ
IntelとTSMC、GLOBALFOUNDRIESのプロセスロードマップ(PDF版はこちら)
GLOBALFOUNDRIESによる14nm FinFETの説明
GLOBALFOUNDRIESはPDKの共通化による利点を強調

 SamsungとGLOBALFOUNDRIESの3Dトランジスタでの提携が非常に重要なのは、ファウンダリの市場マップに地殻変動が起こる可能性があるからだ。これまで、パフォーマンスGPUやモバイルSoC(System on a Chip)のファウンダリといえば最大手のTSMCに集中していた。しかし、今後は状況が変わり、TSMC以外のファウンダリへと分散して行くかも知れない。そうなった時に、SamsungとGLOBALFOUNDRIESで共通したFinFETプロセスが使えることは大きな意味がある。例えば、NVIDIAなどのパフォーマンスGPUやスマートフォンのSoC(System on a Chip)、PlayStation 4(PS4)などのゲーム機のAPU(Accelerated Processing Unit)が、Samsung/GLOBALFOUNDRIESのFinFETプロセスで製造されるようになる可能性がある。

実チップでの結果を積み上げたSamsung 14nm

 SamsungとGLOBALFOUNDRIESはどちらもプロセス技術の共同開発を行なう「Common Platform」グループに参加している。Common PlatformはIBMを中核として発足したプロセス技術開発のアライアンスで、その目的はプロセス開発のコストを抑えることにある。先端プロセス開発のコストは急増しており、3位以下のメーカーは単独で開発することが難しくなっている。昨年(2013年)の同グループのカンファレンス「Common Platform Tech Forum」では、FinFETプロセス開発においても、IBM、Samsung、GLOBALFOUNDRIESの3社協同で行なっており、製造をSamsungとGLOBALFOUNDRIESそれぞれで立ち上げつつあるとSamsungが説明した。

GLOBALFOUNDRIESの試算によるプロセス開発やFabのコスト

 とは言え、Common Platformの中で技術的なルーツは同じであっても、SamsungとGLOBALFOUNDRIESはそれぞれが自社Fab向けにFinFETプロセスを開発しており、同じCommon PlatformのFinFETプロセスと言っても違いがあった。Samsungの14LPE/LPPは韓国のSamsungのR&D Fab「NRD」で開発された。しかし、GLOBALFOUNDRIESがSamsungのプロセスを導入することで、Common Platformの2社の14nm FinFETは共通化されることになる。

 Samsungの14nm FinFETプロセス14LPE/14LPPにはいくつかの利点がある。最大のポイントは昨年(2013年)秋の段階で、試作プロセッサチップとそのテスト結果を公開できるほど開発が進んでいた点だ。Samsungは2012年末にCadenceとARMの協力で設計したCortex-A7を実装したテストチップ「Bluefin」をテープアウト。昨年10月のARMの技術カンファレンス「ARM Techcon」では、Bluefinの実テストチップでの結果を公表している。

 Samsungは今年(2014年)2月までに14nmの14LPE生産の準備を整えており、昨年公開したロードマップ通りならすでにリスクプロダクションに入っている。Samsung側のFabでは今年中に量産を開始する予定だ。

昨年(2013年)10月のARM Techconで公開されたSamsungとCadenceの14nm Cortex-A7テストチップBluefin
昨年(2013年)10月のARM Techconで公開されたSamsungのロードマップ
Samsungの14LPEでのシリコンバリデーションの状況
実テストチップでのファンクショナルテストの結果

 Bluefinの発表結果を見ると、Samsungの14nm FinFETはファウンダリの中では先頭グループにあり、量産準備完了の段階が見えていることが分かる。プロセスを立ち上げたと発表して以降も、成果をカンファレンスなどで公開しており、確実性が高いように見える。それに対して、GLOBALFOUNDRIESの14XMは、そうした実績の発表が行なわれていなかった。14XMがうまく行かなかったから発表が途絶えたのか、早々に14XMから14LPE/14LPPへと切り替える決断をして開発をストップしたから発表が途絶えたのか、背後の事情は分からない。しかし、情報公開では、Samsungの14nm FinFETに引き離されていたことは事実だ。

 そして、GLOBALFOUNDRIESにとっては、SamsungのFinFETの開発が進んでおり、製造に入るメドが立っていることが重要だった。「全ては、どの(プロセス)技術が最初にボリューム生産に入ることができるかにかかっている。そのために、(Samsungの)14nm LPEプロセスの導入を決定した」とGLOBALFOUNDRIESのSubramani Kengeri(スブラマニ・ケンゲリ)氏(Vice President, Advanced Technology Architecture)は説明する。

 ちなみに、TSMCは最初のFinFETプロセスである16nmの「16FF」のリスクプロダクションに入っており、こちらは64-bitのARMコアチップのテープアウトに成功したとしている。発表スケジュール的に見ると、SamsungとTSMCが競争している。

ダイエリアを縮小できるSamsungの14nm

 順調に開発が進展していることはSamsungの14nm FinFETプロセスの重要なポイントだった。しかし、Samsungプロセスにはもう1つのポイントがある。それは、ダイ(半導体本体)エリアの縮小比率が高く、自社の20nmプロセスと比べると最大14%程度まで面積を縮小できる点だ。

 Samsungの14nm FinFETは「Contacted Poly Pitch (CPP)」が狭く、トランジスタがより高密度となっている。CPP(言い換えるとゲートピッチ)はロジックゲートで78nm、SRAMビットセルで84nmとなっている。配線側のM1メタルピッチ自体は20nmプロセスと同じ64nmピッチだが、CPPは20nmの90nmより狭くなっている。Samsungの14nmのCPPはGLOBALFOUNDRIESが開発していた14XM FinFETよりも狭いという。

トランジスタの寸法(PDF版はこちら)
14nmプロセスでのダイエリア縮小の利点を強調するSamsungのARM Techconでのスライド
SamsungのARM Techconでの14nm FinFETでの最適化の説明。CPPのスペックが明示されている。
DAC2012で発表した際のSamsungの20nmのスペック。ロジックCPPは90nmとなっている。ただし、VLSI Symposium 2012でのCommon Platformの20nmプロセスの発表は86nmとなっている
DAC2012のスライドではM1メタルピッチは80nmとなっているが、その後VLSI Symposium 2013で、Common Platformとして20nmノードに適用する64nmピッチの技術を発表している

 加えて、Samsungはマージンを確保しながらチップエリアを縮小できる「diffusion-break scheme」を導入し、スタンダードセルもFinFETに最適化して設計したと説明している。Samsungは、14%チップ面積を縮小できる理由は、各種技術や狭いCPP、SRAMセルの総合的な結果だと説明していた。20nmプレーナプロセスに対して、ハーフノード相当(70%台)とは行かないまでも、比較的高い比率でダイを縮小できることになる。

 20nmから14nmだからダイエリアを縮小できて当然のように見えるが、実際にはそうではない。ファウンダリ各社のFinFETプロセスは、14nmや16nmといった数字をノードに冠しているが、バックエンドの配線層は20nmプロセスから多く流用している。そのために、チップ面積縮小の利点はほとんどないというのが初期の説明だった。つまり、20nmから14nmに移行してもダイサイズはほぼ変わらないだろうと予測されていた。

トランジスタだけをFinFETに切り替える(PDF版はこちら)
TSMCがARM Techcon 2012で16nm FinFETを説明した際のスライド。28nmから20nmと16nmでチップ面積のスケーリング比率が同じとなっている

 プロセス開発が進むに連れて、各社はFinFETである程度ダイを縮小できると説明するようになったが、Samsungの14%は最初の世代としては最も縮小幅が大きい。ちなみに、14%は、20nmのCPPの90nmに対する14nmの78nmの比率と見られる。もちろん、FinFETの場合は高速ロジック化のためにマルチゲート化すると、その分トランジスタ面積が増えることになる。つまり、トランジスタによって縮小率は異なるはずだだが、最大で14%縮小できることになる。

GLOBALFOUNDRIESが示した14LPE/14LPPでの面積スケーリング。こちらは最大15%となっている。

 20nmから14nmでのチップの縮小が重要なのは、FinFET化によってプロセッシングのコストが上がって行くからだ。ウェハ当たりのコストが上がるなら、チップ面積の縮小がなければ、チップ当たりのコストが上昇してしまう。そうなると、14nmプロセスは、FinFETのパフォーマンス効率の利点があるが高コストになってしまう。チップ面積の縮小は、そうしたコスト面の問題を緩和する。ちなみに、TSMCもFinFETの2世代目の「16FF+」では、Samsungと同程度のダイサイズの縮小を提供すると言われている。

(後藤 弘茂 (Hiroshige Goto) E-mail