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Haswell省電力機能のカギ「FIVR」とその今後

IntelがFIVR(Fully Integrated Voltage Regulator)の詳細を公開へ

 Intelは「第4世代Intel Coreプロセッサ(Haswell)」の省電力機能のカギである統合電圧レギュレータ「FIVR(Fully Integrated Voltage Regulator)」の概要を、ようやく明らかにした。HaswellのFIVRは、オンダイ(On-Die)に実装されたDC-DCコンバータと高密度の「MIM(metal-insulator-metal)キャパシタ」、それにオンパッケージの「パッケージトレースインダクタ(package trace inductor)」を使う。FIVRのユニットのうち、インダクタ部分だけがオンダイではなくパッケージ側にある。FIVRの概要は、2014年2月の半導体技術カンファレンスISSCC(IEEE International Solid-State Circuits Conference)で明らかにされた。

 IntelがFIVRで“完全統合(Fully Integrated)”を強調するのは、これまでにもCPUパッケージに、外付け電圧レギュレータ(VR)のサブストレートを加えて電力を供給するようなソリューションが存在したからだ。Intelは、今回はVRを完全にCPUパッケージに統合するため、Fullyの部分を加えてFIVRと呼んでいる。ただし、IntelのFIVRは、まだ完全にCPUのダイに全てのコンポーネントを統合したことを意味していない。あくまでもパッケージレベルの統合で、オンダイ統合を実現した際には、Perfect IVR(PIVR)といった名前を付けてくるかも知れない。

 CPU向けの電圧レギュレータをチップに統合する場合に最大の問題となるのは、大きな外付けの部品であるインダクタの統合だ。Intelはそのための技術開発に労力を注いできた。HaswellのFIVRは、その成果であり、Intelの独自技術のためほぼ独走(IBMが並走している)できている。

 FIVRに使われている22nmプロセスのMIMキャパシタ技術については、Intelは2012年6月と2013年6月の「VLSI Symposium(Symposium on VLSI Technology and Circuits)」で発表されている。MIMキャパシタを、Intel 22nmプロセスの配線層の最上部のM9とM8の間に生成する。非常に電流密度の高いキャパシタで小面積で実装ができるとしている。

VLSI Symposiumで発表されたスライド

 オンダイのコンバータやMIMキャパシタについては、これまでに技術が明らかにされていた。しかし、パッケージ側に載せたインダクタについては、概要は明らかにされていなかった。IntelがISSCCのタイミングでFIVRの概要を発表したのは、今年(2014年)3月にFIVRの詳細を学会(APEC:Applied Power Electronics Conference)で発表する予定のためと推測される。ISSCCで公開された情報の多くは、それ以前にAPECのセッション概要で明かされている。

Haswellに使われた技術はCore 2 Duoベースのテストチップの発展

 HaswellでIntelが使ったキャパシタ技術は「パッケージトレースインダクタ(Package Trace Inductor)」で、CPUのパッケージのサブストレートにエアコアインダクタ(Air Core Inductor:空芯インダクタ)を生成するもの。そのため、マザーボードのCPU側にもチップパッケージにも外付けのアレイキャパシタを配置する必要がない。その代わり、チップパッケージ内でCPUを載せるサブストレートに一定の面積のインダクタパターンが配される。

 Intelは、この技術については、かつてCore 2 Duoを使ったテストパッケージを公開していた。下のスライドの写真がテストチップで、左の写真ではCPUと電圧レギュレータのシリコンチップの間に外付けのインダクタが、右の写真ではVRシリコンの下にパッケージトレースインダクタが生成されている。

 この時のテストチップは、単純に外付けのVRを前提としたCore 2に接続するというものだった。VR自体は、まだCPUに統合されていなかった。しかし、スイッチング周波数は60MHzと速く、インダクタの効率は84.9%と外付けとほとんど遜色がなく、電圧のランプも0.5Vから1Vで1us(マイクロ秒)と、いいスペックだった。

 また、Intelは、パッケージのサブストレートのコンダクタ層に実装するパッケージトレースインダクタに関連する特許(US Patent 8,368,501)も取得している。パッケージトレースインダクタの課題は、CPUに供給できるだけの電流量が難しいことと、サブストレート上で大きな面積を取ることだという。それに対して、Intelは、狭いサブストレート面積に実装可能で、大きな電力を供給しながら、EMIを抑えることができるパッケージトレースインダクタ設計の特許を取得した。特許の出願は2006年となっている。ただし、この技術がHaswellに関連しているかどうかは、まだわからない。

サブストレートにインダクタを生成したHaswell

 ISSCCでは、HaswellのFIVRの技術についてIntelは下のスライドを示した。Haswellのパッケージのサブストレートにインダクタパターンが生成されているイメージ図だ。サブストレートのPTH(Plated Through-Hole)とトレース(Trace)を使って、エアコアインダクタ(Air Core Inductor:ACI)を作る。PTHの回りを回り込むコイル状の形状になっているように見える。非磁性材料のトレースであるため、標準的なパッケージ技術で製造できるとIntelは説明する。スイッチングVRは16フェイズの異なる電圧をサポートする仕様であるため、インダクタ部分も対応した構成になっている。

 従来のIntel CPUではオフチップのマザーボード上の電圧レギュレータ(VR)からCPUの各ユニットに対して電力が異なる電圧レールで供給されていた。それに対して、Haswellでは、FIVRから各ユニットに対して異なる電圧レールで供給される。オフチップのVRからHaswellへは、VccINで単一のレールで電力供給され、HaswellオンチップのFIVRで変圧されて各ユニットに供給される。

 Ivy Bridgeでは、VRから6系統のレールで電力を供給していた。Haswellでは外部からのレールはVccINのほかにはDRAMとDRAMインターフェイスに共通するDDR VRのみとなる。そして、CPUの各ユニットへの電圧レールは、ユニット毎に細粒度化された。従来のIntel CPUでも、各CPUコアは負荷に応じて電圧と動作周波数を切り替える「DVFS(Dynamic Voltage and Frequency Scaling)」を行なっていたが、CPUコアブロック全体に供給する電圧は共通だった。そのため、DVFSの本当の強味は活されていなかった。

 それに対して、Haswellでは、CPUコアそれぞれが個別の電圧で動作するようになっただけでなく、これまでCPUコアと同一電圧だったキャッシュ/リングバスも分離され、GPUコアも最大2系統のレールに分かれた。各コアとユニットに、最適の電圧を供給することで、無駄な電力消費を抑えて最適化できるようになった。HaswellはeDRAM版では、eDRAMチップへの電力とeDRAMへのインターフェイスOPIOへの電力レールも持つため、最大で13レールのFIVRを備えると言う。

HaswellのFIVR
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140MHzと高速な電圧スイッチ周波数

 これらのレールのうちCPUコアとGPUコアに対するものは、DVFSのために電圧スイッチをサポートしなければならない。Haswellでは、VRをチップに統合したことで、劇的に電圧スイッチのスピードが速くなった。スイッチングの周波数は140MHzと極めて速い。スリープから抜け出す際の0Vから0.8Vへの実際の昇圧にかかる時間は320ns(ナノ秒)。また、ターボモードで0.8Vから1.05Vに昇圧する場合も約100nsと高速だ。

 140MHzというスイッチングの周波数は、通常のオフチップのVRMが数100KHz〜数MHzであるのと比べるとかなり高速だ。以前のパッケージトレースインダクタのテストチップと比べてもスペックは上で、テストチップでは0.5Vから1Vまでの昇圧に1,000ns(1us)というスペックだった。電圧のランプレイトは、テストチップが500mV/usだったのに対して、Haswellでは2,500mV/usと5倍高速だ。従来のVRと比べて劇的に電圧の切り替えが高速になるため、これまでなら電圧のスイッチング速度の制約から、一定の電圧で連続駆動していたようなケースでも、細かく電圧を降圧できるようになる。下のチャートは、Intelのチャートをわかりやすく整理したものだ。

Fine Grain Power Managementの説明
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 図中の横軸は時間、縦軸は電力を示している。CPUの負荷による電力のデマンドは水色で示されている。上のチャートでは、従来のオフチップVRMによる疎粒度(Coarse Grain)の電圧スイッチングであるため、切り替えに時間がかかっている。そのため、電圧の切り替え時にムダが生じているほか、右側の間欠的な負荷では一定電圧で走らせるしかないため、膨大なムダが生じている。それが、下の統合電圧レギュレータによる細粒度の制御になると、負荷に沿った電圧制御になり、電力のムダはほとんど生じなくなる。これが、Haswellで実現できたことだ。

 ISSCCでは、FIVRのためにHaswellでは省電力化できただけでなく、スリープからの脱出時の応答性も大幅に向上したと強調していた。これは、ノートPCでのHaswellの利点としてよく言われているポイントだ。また、特にGPUコアではFIVRのために大幅なスピードアップも実現できたと説明していた。連続動作しているように見えるGPUコアでも、FIVRによる電圧制御の細粒度化が効果を発揮することがわかる。

 ISSCCでは、HaswellのFIVRでは、Unity Gain Bandwidth(UGB)が80MHzに達し、電流密度も32A/平方mmと高密度であることが明かされた。ダイコスト的には低コストで、パッケージ側も特殊な材料が必要ないため、相対的に低コストに生産できるとしている。フルロード時のコンポジット効率も90%を維持するという。

IntelのFIVR関連のこれまでの発表はサーバーにもフォーカス

 IntelのFIVRは、チップの省電力性を高めてバッテリ駆動時間を延ばすだけでなく、コアのアクティブ時の電力の最適化でダークシリコン(電力が低減できないため、ダイ上でオンにできないエリアが増えて行く)問題も軽減できる。スリープからの復帰も高速化できるため、モバイル分野でも利点が多い。

 Intelの省電力技術の中で、他のメーカーにとって一番やっかいな武器は、このFIVRだ。IBM以外は、他社のほとんどが今のところ追従できていないからだ。ただし、AMDは「統合電圧レギュレータは業界全体の流れで、時期が来れば対応する」(Mark Papermaster氏 Senior Vice President and Chief Technology Officer, AMD)と説明していた。

 Haswellのパッケージトレースインダクタは、IntelのFIVR開発のロードマップでは、まだ中間地点に過ぎない。論文発表レベルですでにIntelは、さらにその先の、オンダイ統合インダクタの技術も2010年に発表しており、試作インダクタや試作チップのデータも公開している。将来、オンダイにインダクタを統合したCPUも登場することは、ほぼ間違いない。

 完全にインダクタも統合したFIVRの利点の1つは、よりパッケージサイズが小さなチップにもFIVRの技術を搭載できることだと見られる。Haswellに採用したパッケージトレースインダクタは、サブストレート内で一定の面積を必要とする。しかし、インダクタをオンダイに統合するなら、そうした制約はなくなる。モバイル向けの、ダイが小さくピン数が多いチップにもVRを完全に統合しやすくなる。もちろん、完全な統合による、より速いスイッチングスピードなども利点となる。

 FIVR技術は、現在のPC向けHaswellではノートPCで、非常に優れた成果を発揮している。しかし、IntelはFIVRの研究の初期の段階からサーバーCPUでの利用を強調して来た。学会の発表を見ても、powerSOC(International Workshop on Power Supply On Chip)でサーバーCPU向けのFIVRの方向性を示したり、ISSCCでメニイコアテストチップにVRを統合したり、APECでオンダイにインダクタを統合したVRチップを発表した際もサーバーCPUに供給できることを強調したりと、むしろサーバーやメニイコアでの研究にフォーカスしているように見えた。

 実際、現在はサーバーやスーパーコンピュータでこそ電力効率が問題になっている。そして、サーバーやHPC向けソリューションでは、CPUコア数が多いため、FIVRによる細粒度の電圧制御の効果が上がりやすい。実際に、IBMは、最大級のCPUチップPower8にVRを統合して来た。そのためIntelも、使えると見極めがついた段階でサーバーCPUにもFIVR技術を持ってくると見られる。また、それだけの電流量をサポートできるFIVRのテストチップも発表している。

(後藤 弘茂 (Hiroshige Goto) E-mail