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Haswellの省電力技術が見えてきたISSCC

IntelがNehalemからHaswellまでの省電力技術の流れを概観

ISSCC会場となったSan Francisco Marriott Marquis Hotel

 半導体の回路設計カンファレンス「ISSCC(IEEE International Solid-State Circuits Conference) 2013」では、毎年、重要な技術トピックスを扱うフォーラムが開催される。2月17日から開催されている今回のISSCCでは、テーマの1つに電力管理が取り上げられた。カンファレンス本体の前日に開催された「F2: VLSI Power-Management Techniques: Principles and Applications」と題されたフォーラムでは、包括的なテーマで電力管理技術についての解説が行なわれた。

 IntelはNehalemから、HaswellまでのCPUの、同社の電力管理技術の流れを説明した。その中で、Intelの電力管理技術が、細粒度(Fine-Grain)の電力管理へと向かっていることを明瞭にした。さらにきめ細かな電力管理を行なうことで、チップの電力を低減しようとしている。

 開発のゴールは、負荷に応じて電圧と動作周波数を切り替える「DVFS(Dynamic Voltage and Frequency Scaling)」を、CPUコアやクラスタ単位できめ細かく実行できるようにすることだと言う。Intelが今年(2013年)中盤にリリースする次世代CPUアーキテクチャ「Haswell」で実現すると明らかにしている機能だ。ファイングレインのDVFSのために、電圧レギュレータ(Voltage Regulator)のチップへの統合を図ろうとしている。フォーラムのプレゼンテーションデータは公開されておらず、下はIntelが2011年8月のHot Chipsで行なったプレゼンテーションのものだ。

現在は1個の外付け電圧レギュレータで全てのCPUコアの電圧を制御しているが、将来は個別の統合型電圧レギュレータ(IVR)でCPUコア毎に電圧を制御する

 Intelは45nmのNehalem世代で、CPUコアなどの電力をオフにするパワーゲーティングと電力管理を制御する「PCU(Power Control Unit)」を採用した。それ以降、32nmのWestmereでIntelが“アンコア”と呼ぶ、CPUコア以外の部分にもパワーゲーティングを適用。その後も、CPUアーキテクチャを刷新する毎に、電力管理機能を進化させてきた。

現在のIvy Bridgeでのパワーゲーティング
現在のIntel CPUの電圧制御の仕組み

 Intelは実験用の試作メニイコアCPUで、アグレッシブな電力管理機能を搭載した。Intelが2010年のISSCCで発表した48コアの「シングルチップクラウドコンピュータ(Single-chip Cloud Computer=SCC)」チップでは、電圧レギュレータのオンチップ統合による、CPUクラスタ単位のDVFS制御を行なった。このチップでは、48コアを6電圧アイランドに分割、8個のCPUコアを1つの電圧クラスタとしてまとめて制御した。

48コアの試作チップでの電圧制御は、IVRによって2コアのペアを4個まとめたクラスタ単位で行なう

 ISSCCで説明を行なったIntelのVivek De氏(Intel Fellow, Director of Circuit Research, Intel Lab)は、同社が統合型電圧レギュレータ(IVR:Interated Voltage Ragulator)の実現に向けてチップの試作を続けて来たことを説明した。ディスクリートのキャパシタ/インダクタと組み合わせたコンバータとロードのチップから、Core 2 Duoと組み合わせたIVRチップ、そして、パワーインダクタを含めてフルにCMOSに統合した本格的な試作チップ「Ozette」までを紹介。同社がIVRに注力していることを強調した。ちなみに、Intelは、IVRとIVRを使った電力管理に関連した特許を「US7202648 Fully integrated DC-to-DC regulator utilizing on-chip inductors with high Frequency Magnetic Materials」など多数取得または出願している。

Core 2 Duoと組み合わせたパッケージIVR
IVR技術の集大成である試作チップ「Ozette」

IVRで電力削減とボード実装面積の低減を図る

 フォーラムには、IVRの研究を行なってきたハーバード大学も登場。IVRによってDVFSを効率的に行なうことができるようになると説明した。例えば、下の図のように、現状ではDVFSでの電圧切り替えのレイテンシが長いため、CPU負荷が断続的な場合は、電圧を下げることが難しく、そのためにムダな電力消費が生じてしまう。

 ところが、IVRで迅速に電圧の切り替えができるようになると、CPU負荷に沿った電圧供給が可能になり、無駄な電力消費がずっと減る。現状では切り替えにマイクロ秒単位の時間がかかってしまうが、IVRにすると電圧の切り替えが数十ナノ秒単位で実現できるようになる。

 IntelやAMDなどのマルチコアCPUでは、CPUコア群に対して供給する電力の電圧は全て共通だ。動作周波数はCPUコア毎に変えているが、電圧はコア単位で変えることができない。しかし、IVRを使うことでチップ上のコア単位の、細かな電圧切り替えも可能になる。現状では、CPUコアが4個ある場合は、CPUコア群に供給する電圧は、負荷の高いCPUコアに引きずられてしまう。しかし、CPUコア毎に個別のオンチップの電圧レギュレータを備えれば、コアそれぞれを最適な電圧で動作させることも可能になる。

 IVRは、モバイルでも重要だ。それはボード上で電力関係のデバイスが広い面積を取ってしまうからだという。これも、IVRで大幅に単純化することができる。プロセッサへの入力電圧は、1〜2系統に整理することが可能だ。IntelのHaswellでは、外部電圧レギュレータからの入力は、チップ全体とメモリインターフェイスの2系統の電圧のみになると言われている。

STMicroはFD-SOIプロセスの利点を強調

 フォーラムでは、IVR以外にもさまざまな省電力技術に光が当てられた。ARMはCPUコアのパワーゲーティングと、パワーゲート時にステイトを保持する「State Retention, Power Gating(SRPG)」技術などについて説明を行なった。

 CPUでは、パワーゲーティングで電力をオフにする場合、CPUコア内のレジスタ内容などアーキテクチャルステイトをメモリに待避させなければならない。ステイトの待避と復帰には時間がかかることが、パフォーマンスを削ぐ可能性がある。そのため、ARMはステイトを保持できるSRPG技術を以前から開発している。フォーラムでは、ARMの最新のSRPGの実装やテストチップなどについて説明が行なわれた。

 STMicroelectronicsは、超低消費電力のSoC(System on a Chip)の電力管理技術について包括的な説明を行なった。その中で特徴的だったのは、STが力を入れるFD-SOI(Fully Depleted SOI)と、FD-SOIでのボディバイアシングの説明を行なった点。STは28nmと20nmのプレーナ型UTBB(Ultra Thin Body & Box) FD-SOIプロセスを開発しており、GLOBALFOUNDRIESの協力で製造に載せつつある。STは、FD-SOIでは、ボディバイアシングの効果も大きく、パフォーマンスゲインとリーク電流(Leakage)のカットを見込めることを説明した。

 このほか、Samsungはモバイル向けDRAMに適用できるさまざまな省電力テクニックを発表。RambusはハイパフォーマンスI/Oでの電力低減の技術を説明。東芝はマルチコアSoC(System on a Chip)に適用または適用予定の電力管理技術の概要を説明した。

(後藤 弘茂 (Hiroshige Goto) E-mail