4つのプラットフォームで複数の市場をカバーする第6世代EPYCの詳細

第6世代EPYCことVenice

　AMDは11月10日(現地時間、日本時間11月11日未明)に報道発表を行ない、同社の次世代データセンター向けCPU「第6世代EPYC」(開発コードネーム: “Venice”、ヴェニス)の詳細を公表するとともに、最初の製品となる「Venice SP7」の出荷を開始したことを明らかにした。AMDは7月に開催した「Advancing AI」で第6世代EPYCの概要を発表していたが、今回は技術的な詳細にまで踏み込んでいる。

　この中でAMDは、これまで開発コードネームだけが明らかにされていた第6世代EPYCの4つのプラットフォーム、Venice SP7、「Venice SP8」、「Venice-X」、「Verano」の詳細を説明した。いずれもEPYCの特徴といえるチップレット技術を採用し、Zen 6ないしはZen 6cのCCDとIOD(I/O Die)を組み合わせた構造になっている。今回はパッケージが3種類になったこと、パッケージ内に搭載されるIODが2つになったこと、LPDDR5Xに対応するモデルが用意されたことなどが大きな変更点となる。

　AMDはソケットやメモリで複数のバリエーション製品を用意することで、従来のEPYCが得意としてきたエンタープライズ向けの汎用用途だけでなく、Instinct MI455Xなどと組み合わせるAI用GPUの制御用途や、エージェント型AI用途といった新しい市場ニーズもカバーしていく計画だ。

競争の軸が変わりつつあるデータセンター向けのCPU市場

AMDのデータセンターCPUのTAM(Total Addressable Market、最大市場規模)(出典: EPYC “Venice” CPUs、AMD)

　AMDの第6世代EPYC(開発コードネーム: Venice)には、4つのプラットフォーム群(Venice SP7、Venice SP8、Venice-X、Verano)が用意されており、それぞれ異なる市場に投入される。

　AMDがこうしたEPYCの製品群を増やした背景には、データセンター向けCPU市場が大きく変わりつつあることがある。従来のデータセンター向けCPUは、エンタープライズのオンプレミス向けと、クラウドサービス事業者の汎用用途が主要な市場だった。この市場はもともとIntelのXeonが強く、AMDがEPYCを投入して以降、AMDがIntelの市場シェアを浸食して成長しているというのがこれまでの動向だった。

　しかし、そうした市場動向は生成AIの登場で大きく変わった。まず、データセンターに格納されるGPUのホストCPUの需要が増えている。ホストCPUは、GPUがネットワークを経由して外部とやりとりする時などに利用される。

　たとえば、NVIDIAの「GB300 NVL72」や「Vera Rubin NVL72」では、NVIDIAの「Grace」ないしは「Vera」がラック内に36基搭載されている。同じようにAMDの「Instinct MI455X」を搭載したGPUラック「Helios」では、72基のGPUに対して18基のCPUが搭載されている。こうしたGPUラックに制御用として搭載されるのがホストCPUの需要になる。

AMD Heliosを構成するInstinct MI455XとVenice

　それに加えて、今注目を集めているのがエージェント型AIのCPU需要だ。エージェント型AIを走らせるにはGPUではなくCPUが必要になる。従来のエンタープライズ/クラウドサービス事業者向けの汎用処理では、高密度でのマルチスレッド性能(CPUコア数)が重視されてきた。それに対してエージェント型AIでは、応答性(シングルスレッド性能と低遅延)とメモリ容量が重要になる。

　NVIDIAはこの市場向けにVeraを投入することを今年(2026年)3月のGTCで明らかにしており、Veraだけで構成されるラック製品を投入するなど、エージェント型AI向けのCPU市場を取りに来ているのが現状だ。

　AMD上級副社長兼コンピュート・エンタープライズAI事業部事業部長のダン・マクナマラ氏の講演で示されたスライドによれば、AIエージェントの急速な需要成長により、データセンター向けCPU全体の市場規模は、2025年の260億ドルから、2030年には2,200億ドルへと、年平均成長率50%以上で成長していく見通しだという。

　その内訳を見ると、汎用用途はほとんど変わらず、ホストCPUはやや成長するのに対して、エージェント型AI用は急速に成長するとされている。つまり、CPUメーカーにとっては、エージェント型AI向けの市場を獲れるかどうかが、次の覇権を握れるかどうかの分かれ道になる可能性が高いのだ。

Venice SP7、Venice SP8、Venice-X、Veranoという4つのプラットフォームがある

Veniceに用意されている4つのプラットフォーム、Venice SP7、Venice SP8、Venice-X、Verano(出典: “Venice” SoC Architectural Advancements、AMD)

　第6世代EPYCに用意される4つのプラットフォーム群は、Venice SP7、Venice SP8、Venice-X、Veranoという4つの開発コードネームで呼ばれる。

　上記の表は、各プラットフォームのハイレベルな違いをまとめたものだ。これを見て分かるように、4つのプラットフォームの大きな違いは、CPUソケット、Zen 6とZen 6cのどちらのコアを採用するか、対応メモリの3点になる(なお、Venice-Xは基本的にVenice SP7の3D V-Cache搭載版となるので、以下説明を省略する)。

Venice SP7(出典: “Venice” SoC Architectural Advancements、AMD)

Venice SP8(出典: “Venice” SoC Architectural Advancements、AMD)

Verano(出典: “Venice” SoC Architectural Advancements、AMD)

　いずれのプラットフォームも、Zen 6/Zen 6cのCPUダイとなるCCD(Compute Core Die)を複数搭載し、その組み合わせで実現されている。従来の第5世代EPYCからの大きな変化は、IODが新チップになり、かつ2つのIODがパッケージ上に混載されていることだ。

Veniceのチップレットの基本構造(出典: “Venice” SoC Architectural Advancements、AMD)

1Pと2Pの基本構造(出典: “Venice” SoC Architectural Advancements、AMD)

IODは2つ搭載されている(出典: “Venice” SoC Architectural Advancements、AMD)

　このIODにはInfinity Fabricのリンクが10個用意されており、うち4つをCCDとの接続、3つをIOD同士の接続、3つをソケット間の接続に利用する。

　さらに、8つのDDR5メモリコントローラ+48レーンのPCIe 6.0、4つのDDR5メモリコントローラ+64レーンのPCIe 6.0、2つのLPDDR5Xメモリコントローラ+48レーンのPCIe 6.0という3つの構成が可能になっている。AMDのIODは従来から、メモリコントローラを減らしてPCI Expressを増やすといった柔軟な構成が可能で、今回のIODでもそれが継続されている。

　CPUのソケットは3種類用意されている。メモリが最大16チャンネルになるSP7は76×80mmという新しいコンパクトなソケットで、最大でTDP 600W級に対応する電力供給を可能にする。

　SP7のメモリ構成は最大16チャンネルだが、1DPC(1チャンネルに1DIMMのみ)となり、2DPC構成はサポートされない。最大メモリ容量(128GB RDIMM/MRDIMM利用時)はソケットあたり2TBで、ソケットあたりの帯域幅は最大1.6TB/sとなる(MRDIMM利用時)。

　それに対してSP8は、メモリは8チャンネル構成だが2DPC構成が可能で、2DPC構成時に同じ128GB RDIMM/MRDIMMを利用すると、SP7と同じ最大2TBの容量を実現できる。ただし、最大帯域幅は819GB/s(MRDIMM利用時)とSP7の半分となる。SP8は62.57×80mmのさらに小さなソケットで、最大でTDP 400Wに対応する電力供給を可能にする。

　Veranoは、メモリがLPDDR5Xになっていることが最大の特徴だ。これにより電力効率を高められるため、CPUの処理能力そのものはそれほど必要とされないがメモリ容量が重要になる、学習用GPUラックのホストCPUに最適な設計となる。SP7とSP8がCPUソケットであるのに対して、VeranoはBGAパッケージを採用しており、基板に直付けとなる。

　また、SP7とSP8ではCCDを8つ搭載できるが、Veranoでは6つまでとなっている(パッケージ上にはダミーのダイが2つ実装される)。このため、CCDあたり32コアのZen 6cダイを搭載した場合は最大192コア、CCDあたり12コアのZen 6ダイを搭載した場合は最大72コアとなる。なお、Veranoは1Pのみとなる。

Venice SP7のバリエーションとしてVenice HFとVenice 256cが加わり合計6つの製品群に

4つのプラットフォームと2つの派生品(Venice HFとVenice 256c)のターゲット市場(出典: EPYC “Venice” CPUs、AMD)

　このように、AMDはチップレットとIODの組み合わせを上手に利用することで、Venice SP7、Venice SP8、Venice-X、Veranoという4つのプラットフォームを作り出している。さらに、Venice SP7のうち高周波数動作が可能なモデルを「Venice HF」、Zen 6cとSP7ソケットを組み合わせてコア数を最大の256コアとしたモデルを「Venice 256c」という別のコードネームで区別しており、4つのプラットフォームで6つの製品群が存在することになる。

　AMDはVenice HFとVeranoをGPUサーバーのホスト向け、Venice 256cをエージェント型AI用、残りのVenice SP7、Venice SP8、Venice-Xを汎用向けと位置付けており、それぞれ異なる市場に投入する計画だ。

Venice SP7は出荷開始、残りの製品は2027年に順次出荷される計画(出典: EPYC “Venice” CPUs、AMD)

　今回の発表では、Venice SP7(HFと256cを含む)の出荷開始とともに、Venice HFのクロック周波数が5.3GHzに引き上げられたことなどが明らかにされた。残りの製品は、Venice SP8が2027年前半、Venice-XとVeranoが2027年後半に出荷される予定だ。