■後藤弘茂のWeekly海外ニュース■ Intelが新製品発表で“45nmプロセス”を前面に押し出した理由

●技術上の節目となる45nmプロセス

　Intelは45nmを前面に押し出し、また、45nmで「High-k材料」がリーク電流(Leakage)を低減したことを謳った。Intelの強みは、膨大な投資によって維持される先端プロセス開発だが、それを、CPUの発表会でここまで強調することは珍しい。従来は、プロセス技術の先進性を謳っても、ほとんどはマーケティング的な“飾り”であって、プロセス技術自体にポイントはなかった。

　しかし、今回は、違った。明らかにIntelはプロセス技術の方を強調しようとしており、CPUはその結果という雰囲気だった。その背景には、Intel自身が、45nmプロセスが大きな飛躍で、節目にあると意識していることにある。Intelはそれだけ45nmに自信を持っている。

　その理由は明瞭だ。45nmで、Intelはようやくトンネルから抜け始めるからだ。

High-k+メタルゲートによるPPWの向上	45nmに対応した生産設備群
Intelの半導体技術の革新は継続する	90～32nmプロセスによるSRAMのテストチップ

　130nm(0.13μm)プロセス以降、CPUは消費電力との戦いでメタメタだった。プロセスを微細化しても、消費電力は下がらず、性能は上がらず、CPUの開発は行き詰まっていた。その根本原因は、伝統的なCMOSスケーリングが壁にぶつかり鈍化したことにある。

　IntelやIBMなど、多くの半導体ベンダーが、過去数年に渡ってCMOSスケーリングの危機を述べている。2年毎に半導体チップに搭載できるデバイス集積度が2倍になるという、ムーアの法則はまだ生きている。しかし、ムーアの法則に付随して、トランジスタのサイズだけでなく、駆動電圧やゲート酸化膜厚といった要素もスケールダウンするCMOSスケーリングは、壁に当たってしまっている。

　プロセスが1世代微細化すると、以前は駆動電圧が0.7倍に下がり、同じ規模のCPUなら、ダイサイズ(半導体本体の面積)は0.5倍に、消費電力は0.5倍に、動作周波数は1.4倍になった。つまり、プロセスの進歩によって次のことが同時に実現された。

・CPUがより高速(1.4倍)になる
・CPUがより低消費電力(半分)になる
・CPUにより多くの機能(2倍)を搭載できるようになる
・CPUがより低コストになる(同じCPUの場合)

　CMOSプロセスのスケーリングは、CPUにとって、まさに“魔法の法則”だった。

●CMOSスケーリングが効かなくなった

　ところが、130nmからは、CMOSスケーリングが理論通りに働かなくなってしまった。従来は、トランジスタ自体が小型化すると、それと同じ縮小率でゲート酸化膜厚(Oxide Thickness:Tox)が薄くなり、駆動電圧(Vdd)が下がった。これがCMOSスケーリングだった。

　しかし、130nm以降は、実際のVddの低減率が落ち始め、続いてToxの薄くなる率も下がった。ゲート酸化膜厚は薄くならなくなり、電圧は下がらなくなった。言い換えると、トランジスタの高速化と、消費電力の低減がぐっと鈍化したことになる。加えて、トランジスタのリーク電流が急増し始めた。ゆるんだ水道の蛇口のように、何もしなくても、電流がジャージャーと漏れるようになり、CPUの消費電力は微細化で少なくなるどころか増大するようになった。

　つまり、過去2世代は、プロセスの微細化で次のようになってしまった。

・CPUがあまり高速にならない
・CPUがあまり低消費電力にならない
・CPUに多くの機能を搭載するとさらに消費電力が上がってしまう
・CPUがより低コストになる(同じCPUの場合)

　つまり、チップサイズが小さくなりコストが下がる以外は、微細化の利点が薄くなってしまった。

　半導体ベンダーは、過去2世代の90nmと65nmでは、この問題に苦しんだ。CMOSスケーリングが止まると、CPUの進化が止まってしまう。苦肉の策でCPUベンダーが採った選択は、CPUコア自体の拡張はいったん止めて、CPUコア数を増やすことで効率的にCPUパフォーマンスを上げることだった。小さく止めたCPUコアを増やす方が、電力的に効率的なパフォーマンスアップが可能だからだ。

　因果関係を図式化するとこうなる。

・過去
CMOSスケーリングが働く→CPUコアを拡張→シングルコア性能を追求したCPU→シングルスレッドアプリケーションの性能が向上

・現在
CMOSスケーリングが鈍化→CPUコア数を増やす→マルチスレッド性能を追求したCPU→アプリケーションはマルチスレッド化しなければならない

　こうして見ると、CPUがマルチコアになったのも、ソフトウェアがマルチスレッド化しなければならなくなったのも、全ての根源はCMOSスケーリングの鈍化にあることがわかる。

●ムーア氏が指摘する原子と光の限界

　CMOSスケーリングが鈍化した根本原因については、ムーアの法則の提唱者であるIntelのGordon E. Moore(ゴードン・E・ムーア)氏(Chairman Emeritus of the board and co-founder, Intel)自身が、Intel Developer Forum(IDF) 2007 fallで語っている。ムーア氏は、マイクロエレクトロニクスの根本的な限界は「光の速度と物質の原子的性質」にあり「我々はそこ(限界)から遠くない」と説明した。

　「ハフニウム(High-k材料)のブレークスルーを見つける前、我々はトランジスタのゲート構造の絶縁膜厚(Tox)が5個の原子というポイントに到達してしまった。我々は、明らかに1個(原子)以下にはできない。実際のところ、5個以下にもできない」(Moore氏)

　つまり、ゲートの絶縁膜の厚みは90nm世代で原子5個にまでなった。そして、それ以上に薄くできなくなってしまった。薄くすると、リーク電流(Leakage)が極端に増大してしまうからだ。その程度の薄さになると、トンネル効果によって電子が膜を突き抜けてしまうからだ。人間が知覚するマクロの世界では、コップに入れた液体は漏れない。しかし、ミクロの世界では、電子などの粒子は薄い壁(ポテンシャル障壁)をある確率で突き抜けて存在できてしまう。コップから水がしみ出るという、マクロの世界では起きえない(実際には起きていても無視できる)現象が起きる。トランジスタのゲート絶縁膜は、その境界を越えて薄くなり、電子が“しみ出る”ようになってしまった。

　さらにばらつきの問題がこれに絡む。この件は、IBMのBernard Meyerson(バーナード・マイヤーソン)氏(IBM Fellow, Vice President and Chief Technologist, Systems & Technology Group)が、2006年のISSCC(IEEE International Solid-State Circuits Conference)やHotchipsの講演で詳しく説明している。

　同氏によると、ゲート絶縁膜が5～6原子分程度の厚みになると、原子1個分のばらつき(厚みの増減)が膜の表面で発生すると、膜の上下で合計原子2個分、最大で33%(原子6個時)のばらつきになってしまう。そうなると、ばらつき部分では、リーク電流が他の部分より10～100倍も多くなってしまうという。

　こうした事情から、電力を一定に納めようとすると、今までの材料や構造では、もはやCMOSスケーリングを維持することが難しい。これが90nm以降に起こったことだ。

●より根本的な対策となるHigh-kを採用した45nm

　現在のトランジスタ構造を維持したまま、ゲートリーク電流問題を解決する手段は、ゲート絶縁膜を厚くすることだ。そして、膜を厚くするためには、より電子を通しやすい、高誘電率(High-k)の材料を使う必要がある。膜を厚くしても電流を流しやすいなら、電子の漏れを抑えながら、トランジスタを速く動かすことができる。

　そのために、各半導体ベンダーは、血眼になってHigh-k材料を探してきた。探すといっても、ことは簡単ではない。さまざまな材料をさまざまな割合で化合させて試験し、製造上の問題が少ない材料を見つけ、製造法を確立する必要がある。最初は65nm世代あたりで導入できると希望的に言われていたHigh-k導入は難航し、IntelやIBMは45nmでようやくたどり着いた。

　Intelの45nmは、High-k絶縁膜にメタルゲートを採用したことでトランジスタのスイッチング速度の向上も図る。Intelの発表によると、同社の45nmプロセスでは、ゲートリーク電流を最大で1/10以下に削減することができたという。また、ソース-ドレイン(S-D)リーク電流を最大で1/5以下に削減するか、トランジスタのスイッチ速度を最大で20%速くすることができる。また、トランジスタのスイッチ電力も最大で30%削減できるという。スペック上では、いいことづくめだ。

　Intelは、65nmプロセスでは、IBMやAMDと同様にストレインドシリコン(歪Si)によってチャネルのキャリア移動度を増やすことで、微細化で期待される性能向上をある程度維持した。それによって、同性能での電力増大を抑えた。これは、言ってみれば、根本対策ではなく、対症療法的な対策だった。

　それに対して、45nmではHigh-kで、ゲート絶縁膜の厚みというCMOSスケーリングを阻む根源的な問題に、一応の対処をした。以前のCMOSスケーリングのペースに戻るわけではないが、事態の悪化を押し戻すことができた。Moore氏がプレスリリースの中で「High-k ゲート絶縁材料とメタル材料の採用は、'60年代後半にポリシリコン・ゲートのMOS型トランジスタが導入されて以来のトランジスタ技術の大変革」と45nmの飛躍を強調する理由はここにある。

　実際には同じ45nm世代ではIBM連合とHigh-kとメタルゲート採用という意味では横並びだ。しかし、製造と製品出荷で先行したことで、Intelは45nmプロセスをことさらに強調しているわけだ。

45nm技術の利点	High-kによるメタルゲートトランジスタ
High-k+メタルゲートの利点	High-k+メタルゲートの特徴

●さらにハードルが高まる今後のプロセス技術開発

　しかし、これで今後の微細化も安心かというと、そうではない。45nmプロセスのチャレンジが暗示しているのは、これから先のプロセス開発が、ますます難しくなることだ。実は、この先は、毎回のプロセスの移行毎に同じレベルの飛躍が求められている。32nm、22nm、16nm、11nm、どの世代でも45nmと同じように、あるいはそれ以上の技術革新をしないとムーアの法則とCMOSスケーリングを維持できないという。毎回大改革が必要とされるのが、これからのプロセス技術開発だと言われている。

　以前は、同じ材料で同じ手法で、加工技術を進歩させて、トランジスタを小型化し回路線幅を狭くして行けばプロセスの微細化ができた。ところが、ここから先は、材料を変え、加工方法を変え、構造を変え、とあの手この手を使う必要がある。

　こうした、新技術でムーアの法則を維持しようという潮流は「More Moore」と呼ばれている。トランジスタの材料や構造の改革、配線層の材料や加工方法の改革、露光技術の改革などが含まれる。

　トランジスタではHigh-kとメタルゲートの先に見えるのは、もっと根本的な改革で、立体構造のトランジスタや完全空乏型SOI(silicon-on-insulater)など。これらはMoore氏が2003年のISSCCですでに予告している。配線層では、配線間の絶縁膜の誘電率の低減。ここでは、IBMが発表した、誘電率が最も低い(比誘電率1)究極の絶縁体である真空を使う「エアーギャップ(Airgap)」が究極の解になるかもしれない。露光では、IBMやAMD、TSMCなど多くのメーカーが45nmで液浸を採用し、Intelも32nmで液浸を使う。そして、その先にEUVが来る。

Moore氏が2003年のISSCCですでに予告していた	インジウムアンチモンの高い誘電導性がより高いパフォーマンスと低消費電力を実現する

Intelも32nmで液浸を、そしてEUVへ	革新により実現された技術のパイプライン

　いずれにせよ、明確なのは、以前と比べるとプロセス移行のためのハードルは極めて高くなっていることだ。毎回このレベルの技術革新を行なわない限り、スケーリングが維持できない。そのため、半導体業界のロードマップの「International Technology Roadmap for Semiconductors (ITRS)」の「ITRS 2006 Update」では、メモリもCPUも、今後は1プロセス世代の移行に3年かかると予想している。

　また、ムーアの法則のペースが鈍化した場合、シリコンダイ(半導体本体)を重ねるなどの方法で、高集積化や高性能化を達成する3D化が、昨年(2006年)後半から急浮上している。Intelも、昨年(2006年)この分野での論文を発表しており、80コアのテラスケール試験チップもSRAMダイのスタッキングを前提としている。

　こうして見ると、45nmプロセスは、90nm～65nmの危機から浮上するターニングポイントであると同時に、今後の険しい道の入り口でもあることがわかる。先端プロセスで競い合うことは、ますますリスキーになりつつある。

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(2007年11月16日)

[Reported by 後藤 弘茂(Hiroshige Goto)]