■後藤弘茂のWeekly海外ニュース■ K9はDDR2メモリと次世代HyperTransportへ対応

●K9はDDR2メモリに対応か

AMD CPUの推定開発サイクル ※PDF版はこちら

　前回のコラム「AMDの次期CPUコア「K9」は2005年に登場か」で説明した通り、AMDのCPU開発サイクルを考えると、同社がK9を2005年に投入する可能性が高い。では、2005年と仮定した場合、K9はどんな機能を実装するのだろう。ひとつ確実なのは、前回説明したセキュリティ機能。そして、それと同程度に確実なのはDDR2メモリサポートだ。

　CPUにDRAMコントローラを統合したAMDのアーキテクチャ上、K9は新メモリインターフェイスにも対応しなければならない。K9が登場すると見られる2005年頃は、ちょうどDDR2メモリの本格普及の時期。DRAM業界全体がDDR2への移行を計画している。そのため、AMDがK9を2005～6年に投入するとしたら、確実にDDR2メモリインターフェイスに対応しなければならないだろう。またAMD自身も、DRAMの標準化を行なっているJEDEC(米国の電子工業会EIAの下部組織で、半導体の標準化団体)で活発に活動している。

　もっとも、メモリコントローラ側はDDRとDDR2の両対応の設計ができる。そのため、K9自体はおそらくDDRとDDR2の両対応で、マザーボードがDDRとDDR2の2種類になるという可能性が高い。また、K8世代でDDR2に対応するかもしれない。ちなみに、AMDのJohn Crank氏(Senior Brand Associate, Desktop Product Marketing, Computation Products Group)は、昨年のインタビューで、K8のピンには余裕があり、DDR2にも同じCPUパッケージで対応できると説明していた。

　メモリインターフェイスでは、K9はDDR2の次の新DIMMインターフェイスも睨む必要がある。DDR2はDDR2-400/533/667までは、JEDECで策定したDDR2モジュールで行く見込みだ。しかし、DDR2-800以降は新メモリモジュールを使う方向で、規格策定の協議が行なわれている。800Mtps以上の高速化に対応できる新モジュールにしようという話で、DIMMにHubかバッファを搭載する。そのため、DDR2とはまた異なるインターフェイスが必要になる可能性が高い。この新インターフェイスは遅くても2006年には登場する見込みなので、K9が2005年だとすると対応する必要がある。ちなみに、Intelは、2005年のデスクトップチップセット「Lakeport(レイクポート)」から対応する計画らしい。

　もっとも、この規格にはいろいろな案があり、まだどうなるかわからない。Intelは、かつてDRAMベンダーと策定していた次世代DRAM「ADT(Advanced DRAM Technology)」で検討した技術をベースにした「Fully Buffered DIMM(FB-DIMM)」案を主張している。それに対して、一部のDRAMベンダー側からは「Hub on DIMM(HoDまたはH-DIMM)」案が出ている。

　いずれにせよ、まだ提案の初期段階で、DRAM業界関係者にも、具体的にどんなモジュールになるかが見えない状況だ。DIMM上のHubチップ同士をデイジーチェーン状に接続するアグレッシブな話まで出ているという情報もある。

　また、このモジュール規格策定では、IntelとAMDが激しく対立している。AMDとしては、この規格をIntel主導で進められると、K9のメモリインターフェイス開発で不利になる可能性があるため、必死だ。

●HyperTransportは2.0へと向かう

　AMDのK8以降アーキテクチャの場合、メモリが高速になるとHyperTransportも高速化しなければならない。それは、マルチプロセッサ時には、HyperTransport経由で各CPUに接続されたメモリを共有するからだ。だから、DDR2メモリサポートでメモリ帯域が大幅に上がると、少なくともOpteron系ブランドのHyperTransportは、高速にして帯域を引き上げなければならなくなる。

　今のOpteronのHyperTransportは800MHzで転送レートは1,600Mtps、バス帯域は6.4GB/secだ。これは、ちょうどDDR400のデュアルチャネルと同じ帯域となる。OpteronはRegistered DDR333だが、HyperTransport側はDDR400まで対応できるバス帯域があるわけだ。しかし、デュアルチャネルのDDR2-533/667やさらにその先の新DIMMでのデュアルチャネルDDR2-800(12.8GB/sec)になると今のHyperTransportでは足りなくなる。これを解決する手段は、HyperTransportのバスを2倍幅(32bit双方向)にするか、HyperTransportを高速化するかどちらかだ。しかし、バス幅を2倍にするのは、ピン数増加を考えると難しいため、必然的に高速化の方向となる。

　じつは、AMDは第2世代の「HyperTransport 2.0」の開発をすでに進めていることを明らかにしている。昨年5月のCOMPUTEX時のブリーフィングでは、AMD(ジョナサン・タン氏)は「HyperTransport 2.0は少なくとも2倍以上の速度になる」「もっとも、HyperTransport 2.0の前に、おそらく1GHzリンクへ行くだろう」と説明していた。

　HyperTransport 2.0では12.8GB/sec以上の帯域を確保できる。AMDが現在JEDECでの規格策定に参加している次世代DIMMでのDDR2-800をサポートするつもりなら、ちょうどぴったりとなる。逆を言えば、DDR2-667やDDR2-800のサポートでは、どうしてもHyperTransport 2.0が必要となる。

　もっとも、規格化のタイミングを考えると、HyperTransport 2.0が、最初のK9に間に合うかどうかはわからない。しかし、K9世代では確実にHyperTransport 2.0を実装することになるだろう。また、AMDの説明の通りなら、今のHyperTransportは800MHzだが、それを1GHzに引き上げる可能性もある。こちらはHyperTransport 2.0と比べると比較的楽なので、より早い時期に実装されるだろう。その場合、帯域は8GB/secとなり、デュアルチャネルDDR2-533に匹敵する。

●K9世代ではデュアルチャネルメモリも普及する?

　K9世代では、デュアルチャネルメモリ化も進むだろう。というのは、Microsoftは2005年のOS「Longhorn(ロングホーン)」に、3Dグラフィックスベースのユーザーインターフェイスを実装するからだ。そのため、Microsoftは、今年5月のWinHECで、グラフィックス統合ソリューションでは、デュアルチャネルのメモリ帯域が必要になると示唆していた。

　AMDは、UMA(共有メモリアーキテクチャ)でもCPU側のメモリを使うことを想定している。例えば、AMDのDirk Meyer(ダーク・メイヤー)上級副社長(Senior Vice President、Computation Products Group)は「グラフィックスパイプラインの方が長いメモリレイテンシを吸収しやすい。それは、グラフィックスのオペレーションの方が、反復性が高いからだろう。だから、CPUのメモリレイテンシが長いのと、グラフィックスのメモリレイテンシが長いことを比較すると、グラフィックスの方へ(レイテンシが)行った方がいいだろう」と昨年語っていた。

　そのため、論理的には、AMDはLonghorn登場時までに、デュアルチャネルメモリソリューションをメインストリームへと広げる必要がある。ただし、チップセットベンダー側がローカルフレームバッファを備えるアーキテクチャを取る方向へ向かっているため、これはどう展開するか、まだわからない。

●K9世代では省電力機能が焦点に

　もうひとつK9で実装される可能性が高いのは、より進んだ省電力機能だ。ノートPCの市場規模は世界的に拡大の一歩を辿っている。PCという狭いカテゴリの中では成長分野だ。そのため、AMDとしてはノートPC市場での位置を強化したいはずだ。

　現在、ノートPC市場は、デスクトップ代替(DTR)ノートPCとモバイル系ノートPCの二極に分化しつつある。AMDのMartin Booth(マーティン・ブース)氏(Dvision Marketing Manager, Mobile Products Group)は昨年6月に、Athlon 64のノートPC向け版を2段階で投入することを明らかにしている。「最初のバージョンのHammerはフルサイズのパフォーマンスノートPC市場をターゲットにする。しかし、90nm版では熱設計枠(Thermal Envelop)が下がるので、薄型軽量(Thin & Light)などにも入っていけるだろう」

　AMDは従来通り、デスクトップ向けCPUコアをノートPCに投入して行く。K8系の価格設定によっては、DTRノートPCでは競争力を保つことができるだろう。だが、Intelが、消費電力当たりのパフォーマンスの高いPentium Mを投入して以降は、モバイル系ノートPC市場でのAMDは不利になりつつある。そのため、AMDがモバイル系で市場を得ようとしたら、K9コアの世代で、省電力機能を高める必要がある。特に、Pentium Mと比べて大きい平均消費電力を下げなくてはならない。

　ここで言う省電力機能は、PowerNOW!のような機能だけではない。むしろ、トランジスタのリーク電流を抑えることが最大のポイントになる。もし、AMDがCPUコアを刷新するなら、プロセスや回路設計レベルでリーク電流の低減に取り組んで来る可能性が高い。

●Hyper-Threadingライクなマルチスレッド処理技術は?

　Next-Generation Secure Computing Base (NGSCB)やDDR2メモリ、HyperTransport 2.0などの要素は、いずれもK9の要素として想定される。しかし、インターフェイス回りはCPUの周辺技術。K9のCPUコアアーキテクチャはどうなっているのだろう。

　AMDのライバルIntelは、4～5年サイクルで新CPUアーキテクチャを導入、また2～3年サイクルでCPUコアに大規模なアーキテクチャリフレッシュを入れる。それによって、2～3年置きの、CPUコアのリフレッシュを実現している。AMDではどうだろう。

　K7→K8は、実際にはCPUコアアーキテクチャは大幅にはいじらずに、その回りと命令セットアーキテクチャの拡張を行なった。一度に変えるのは、リスクが大きかったためだと思われる。そのため、可能性としては、K9では今度は完全に新しいCPUコアに刷新することも考えられる。

　もし、K9でCPUコアが刷新されるとなると、最大の関心は、Hyper-Threadingタイプのマルチスレッドアーキテクチャをサポートするかどうかになる。だが、K9がこうしたアーキテクチャを採る可能性は低い。例えば、Meyer氏は、昨年6月に次のように語っている。

　「サイマルテニアスなスレッド並列処理には、学術的な好奇心はあるが……、一般的に言うと、まだそのアプローチに関しての、結果は出ていないと思う。様子見(wait and see)といったところだ」。

　この時点でこうしたコメントだったことを考えると、すでに昨年の時点ではアーキテクチャが固まっていたはずのK9世代にHyper-Threadingライクなマルチスレッド技術が実装される可能性は低いと見られる。ちなみに、K8アーキテクチャは最初からデュアルCPUをワンチップに納める「マルチコアオンダイ」を想定して作られている。そのため、サーバー版CPUは、マルチCPUコアで、スレッドの並列処理へと進む可能性がある。

　また、AMDとIntelのCPU設計思想の違いもある。Intelは、ひとつのスレッドから並列に処理できる命令を抽出するよりも、スレッド自体を並列に処理した方がいいと考えている。そのために、Hyper-Threadingを取った。しかし、AMDは、まだ単一スレッドから、並列性を抽出できると考えている。例えば、IntelのPentium 4はフェッチできる命令(内部命令)は最大3命令で、AMDのK7/K8も同時にデコードできるx86命令は最大3命令だ。Intelは、単一スレッド内での並列化ではこれが限界だと見ているフシがある。しかし、AMDは3命令が制約ではないと言う。

　「3命令は、x86アーキテクチャの制約ではない。K7とK8で3命令にしたのは、十分な数だと考えたからだ。将来はもっと多くの命令をデコードできる可能性がある」とMeyer氏は言う。次のステップは、おそらくここになるだろう。CPUコアアーキテクチャを刷新して、4命令以上の命令をデコード・スケジュール・実行できるようにするわけだ。

　もっとも、実際にはK9もK8から大きくCPUコアが変わっていない可能性もある。コアの完全なリアーキテクチャはK10に回して、K9は必要な拡張を迅速に加えるという可能性だ。その意味では、CPUコアの名称もどうなるかわからない。ここでK9として論じたコアが、“K8+”というコードネームで現れてくる可能性だってある。このあたりは、まだしばらくしないと見えてこない。

□バックナンバー

(2003年9月16日)

[Reported by 後藤 弘茂(Hiroshige Goto)]