半導体のデバイス技術とプロセス技術に関する世界最大の国際学会「IEDM 2011」が12月7日の夕方に閉幕した。この日は米国IBMと台湾ITRI(Industrial Technology Research Institute)の共同研究チームが、次世代の大容量不揮発性メモリ「レーストラック・メモリ(Racetrack Memory)」の開発状況を公表した。

　レーストラック・メモリは大容量と高速、低消費電力、不揮発性、低コストを兼ね備えた究極のストレージ用メモリという謳い文句で、IBMが約3年半前の2008年4月10日にコンセプトと基礎実験の結果を発表していたもの。IBMは同年、台湾のITRIと共同研究チームを結成して開発を続けてきた。

　IEDM 2011では2件の講演が続けて行なわれた。前半の1件(Luc Thomasほか、講演番号24.2)ではレーストラック・メモリのコンセプトと基本素子の動作結果を、後半の1件(A. J. Annunziataほか、講演番号24.3)ではメモリセルアレイの試作結果を発表した。レーストラック・メモリの技術詳細が公表されるのは今回が初めて。そこで本レポートではレーストラック・メモリの位置付けと講演の概要をご紹介する。

　講演では、レーストラック・メモリの位置付けについて触れていた。既存のコンピュータ・アーキテクチャはCPUがまず存在し、CPUがキャッシュ、DRAM(主記憶)、SSD(外部記憶)、HDD(外部記憶)といったさまざまなメモリをCPUがアクセスするようにできている。これはシングル(単一)のCPUが演算処理を引き受けている時代には適切なアーキテクチャだった。

　しかし数多くのCPUが演算処理を分担するマルチCPUになると、このメモリアーキテクチャでは大量のデータを移動させる頻度が急速に増大し、メモリとCPUの間のデータ転送が完了するまでの遅延時間が無視できないほど長くなる。その結果、CPUを増やしても演算処理性能があまり上がらなくなってしまう。

　そこでマルチCPUのコンピュータではストレージ・クラスの巨大なメモリを中心に配置し、数多くのCPUがこのストレージ・クラス・メモリにアクセスするアーキテクチャが望ましいと説明した。このストレージ・クラス・メモリとなるべく開発しているのが、レーストラック・メモリだとする。

シングルCPU時代のメモリ・アーキテクチャ。講演スライドを元に記者が独自に作成したもの	マルチCPU時代のメモリ・アーキテクチャ。講演スライドを元に記者が独自に作成したもの

　レーストラック・メモリの基本的な原理は、磁気メモリである。細長いワイヤ状の磁性体(「磁気ナノワイヤ」と呼ぶ)を「磁区」と呼ばれる単位で細かく区切り、磁区における磁化の方向でデータを記録し、読み出す。

　データを記録する磁気ナノワイヤのほかには、磁気の方向を書き込む素子、書き込まれた磁化の方向を読み出す素子が存在する。これらの構成はHDDに似ている。HDDの磁性体、書き込みヘッド、読み出しヘッドがそれぞれレーストラック・メモリの各素子に対応する。実際に講演では「HDD on a Chip」という呼び方をしていた。

　レーストラック・メモリの書き込み素子は磁気ナノワイヤに近接した配線で、配線電流で誘起した磁界によって磁気ナノワイヤを磁化する。読み出し素子は磁気トンネル接合素子(MTJ素子)である。MTJ素子を構成する磁性層の磁化の向きと磁気ナノワイヤの磁化方向を比較することで、MTJ素子を貫く電気抵抗の値が変化する。この抵抗値の変化をデータとして読み出す。

　HDDとレーストラック・メモリの大きな違いは、HDDでは磁性体ディスクとヘッドが移動するのに対し、レーストラック・メモリではヘッドに相当する書き込み素子と読み出し素子が固定されていることだ。レーストラック・メモリは機械的な動作部分がなく、DRAMやフラッシュメモリなどと同様の固体メモリである。その点では機械的な衝撃に対する信頼性が高い。

　また次世代の大容量半導体メモリとして期待されているMRAM(Magnetic RAM)とレーストラック・メモリの大きな違いは、MRAMはMTJ素子を1bitの記憶素子としているのに対し、レーストラック・メモリではMTJ素子を読み出し素子としていることだ。例えば1Gbitのメモリを仮定すると、MRAMでは1Gbit分、すなわち10億個を超えるMTJ素子を特性をそろえて製造しなければならない。これは製造技術としては非常に高い水準を要求されることになる。レーストラック・メモリは1本の磁気ナノワイヤに対して最少で1個のMTJ素子を必要とする。例えば1本の磁気ナノワイヤに1Kbitのデータを記憶すると、MTJ素子の数はMRAMの約1,000分の1個で済む。このため製造技術としてはMRAMよりも簡素になり、製造コストが下がる。

　このようにHDD(低コスト)とMRAM(固体メモリ)の良いところを兼ね備えたのがレーストラック・メモリだといえる。磁気ナノワイヤのレイアウトは、馬蹄形あるいはU字形の3次元立体形状と平面形状を考えている。記憶密度が高い3次元立体タイプだが、製造が容易なのは平面タイプである。

レーストラック・メモリの構造(3次元立体タイプ)。赤色と青色に塗られた細長い帯が磁気ナノワイヤ。色の違いは磁化の方向の違いを示す	レーストラック・メモリの構造(平面タイプ)。左端に書き込み素子、右端に読み出し素子を配置してある	3次元立体タイプの磁気ナノワイヤをアレイ状に並べた大容量ストレージの模式図

　レーストラック・メモリの動作原理はHDDともMRAMとも大きく違う。磁気ナノワイヤに電流パルス(矩形波)を与えることによって磁区を磁気ナノワイヤの長さ方向にステップ状に移動させるのだ。厳密には、磁化が反転する境界領域「ドメイン・ウオール(DW:Dmain Wall)」に電子スピンを注入することによって、DWの位置を変えていく。すなわち、磁気ナノワイヤの電流パルスに同期して書き込み素子を動かすことでデータ(厳密にはDW)を書き込み、電流パルスに同期して読み出し素子を動かすことでデータを読み出す、という動作になる。

電子スピンの注入によって「ドメイン・ウオール(DW:Dmain Wall)」が移動し、その結果、記憶領域である「磁区」が移動する。このスライドは2011年8月に米国で開催された講演会「フラッシュメモリサミット(FMS)」でIBMが発表したもの	磁気ナノワイヤの磁気力顕微鏡(MFM)撮影像(左)とMFM出力の変化(右)。ドメイン・ウオールの間隔は最も短い場合におよそ100nm。つまり、最も小さい場合で100nmの長さの磁区を形成できていることを意味する。磁気ナノワイヤの材料はパーマロイ(鉄19%、ニッケル81%の磁性合金)

　IBMとITRIの共同研究チームは、IBMの90nm CMOSプロセスを利用してレーストラック・メモリのセルアレイを試作した。生産ラインは直径200mmのシリコンウェハを扱うラインで、通常のCMOSプロセスで周辺回路を製造した後に配線工程(BEOL)の一部分でレーストラック・メモリのセルアレイを作り込んだ。

　作り込んだ磁気ナノワイヤの数は8行×32列の256本である。1本のナノワイヤには1個のMTJ素子が付く。磁気ナノワイヤの材料はパーマロイ、寸法は厚みが15nm、幅が60nm～200nm、長さが6μm～12μmである。銅金属配線の第5層と第6層の間に磁気ナノワイヤとMTJ素子を形成した。1本のナノワイヤには最大で4個のDWが作り込めるので、セルアレイ全体としては最大で1Kbitのデータを記憶できる。

試作したレーストラック・メモリ・セルアレイ。(a)はメモリ・セルのレイアウト図。(b)は1個のメモリ・セルの電子顕微鏡撮影像。磁気ナノワイヤの長さは12μm。(c)は1個のメモリ・セルの光学顕微鏡撮影像。(d)と(e)は256個のセルアレイの光学顕微鏡撮影像。(d)は低倍率、(e)は高倍率での拡大像である。(d)の上部に並んでいる正方形の金属パッドの大きさは80×100μm	試作したレーストラック・メモリの模式図。(a)はメモリ・セルアレイと周辺回路のレイアウト。(b)は2×2個のセル・レイアウトおよび回路図

　試作したレーストラックのメモリ・セルアレイでは、データの書き込み、DWの移動、MTJ素子によるデータ読み出し(抵抗値の変化)といった動作を確認した。

　製造技術(設計ルール)をFとすると、メモリセルの理論限界は「4×(Fの2乗)」とされている。最先端のDRAMチップではメモリセルの大きさは「6×(Fの2乗)」であり、回路の工夫によって限界を突破したNANDフラッシュメモリではメモリセルの大きさは「2×(Fの2乗)」である。ところがレーストラック・メモリでは、メモリセルの大きさを「(4分の1)×(Fの2乗)」にできると講演では説明していた。実にNANDフラッシュメモリの8分の1の大きさである。言い換えると、原理的にはNANDフラッシュメモリの8倍と膨大な記憶容量のメモリを、同じ大きさのシリコン面積(製造コスト)で実現できることになる。

　レーストラック・メモリの開発がどこまで進展するのか。しばらくは行方を見守りたい。