微細化による論理回路のソフトエラー対策をBroadcomなどが発表

会場となったPasadena Convention Center

　半導体デバイスの信頼性技術に関する世界最大の国際学会「国際信頼性物理シンポジウム(IRPS:International Reliability Physics Symposium)」(IRPS 2016)が4月19日～4月21日に米国カリフォルニア州パサデナのPasadena Convention Centerで開催されている。

　カンファレンス(本会議)初日の19日午後には、最先端ロジック回路(論理回路)のソフトエラーに関する研究成果が相次いで報告された。

　半導体チップのソフトエラーと言えば、かつてはSRAMやDRAMなどのメモリ回路が主な研究対象だった。それはソフトエラーの発生する回路が主にメモリ回路であり、論理回路でソフトエラーが起こる可能性は無視できるほど低かったからだ。

　ところが最近では、微細化の進展によって論理回路でもソフトエラーが無視できなくなってきた。微細化そのものは回路素子当たりのシリコン面積を縮小することなので、ソフトエラーの原因である荷電粒子が回路に衝突する確率は低くなる。すなわちソフトエラーの発生率は下がるはずだ。しかし実際には、微細化によって論理素子のソフトエラー耐性が低下することと、半導体チップが搭載する論理素子の数が増加する(集積回路が大規模化する)ことによって、チップレベル、さらにはシステムレベルで見ると、論理回路でソフトエラーが発生する確率は増加してきた。

　論理回路のソフトエラーがメモリ回路のソフトエラーと根本的に異なる点は、対策手法の複雑さだろう。メモリ回路では誤り検出回路と誤り訂正回路がソフトエラー対策の主役である。高い信頼性を要求するシステムでは、これらの対策は標準の仕様となっている。これに対して論理回路では、本質的な対策は回路の多重化(二重化あるいは三重化)しかない。

　古くから知られた対策に、論理回路の三重化と多数決回路の組み合わせがある。三重化とはその名称の通り、同じ回路を3つ用意することだ。三重化回路の出力を多数決回路に入力し、多数決で結果を出力する。仮に１個の論理回路でソフトエラーが発生して出力の論理値が反転しても、残りの2つの論理回路は正常に出力するので、2対1の多数決で正常な値が出力される。

　しかし三重化と多数決回路の組み合わせは、デメリットが極めて大きい。シリコン面積は少なくとも3倍強に広がり、消費電力は3倍強に増え、遅延時間が増加する。非常に高い信頼性を要求する機器(例えば航空宇宙機器)を除くと、とても受け入れられない手法である。

回路の工夫で論理素子のソフトエラー耐性を高める

　このため、半導体の研究開発コミュニティでは、デメリットの小さい対策手法が研究されてきた。IRPS 2016でも、その一端が発表された。

　発表したのは、Vanderbilt UniversityとRobust Chip、Broadcomの共同研究グループである(講演番号3B.2)。代表的な論理素子のDフリップフロップに、シュミットトリガを付加することで、ソフトエラーを起こりにくくした。

標準的なDフリップフロップ(ラッチ)のトランジスタ回路。IRPS 2016の講演論文から引用した

シュミットトリガ回路を追加したDフリップフロップ(ラッチ)回路。IRPS 2016の講演論文から引用した

CMOSインバータ回路の電圧入出力特性。赤色は標準的なインバータの場合。青色はシュミットトリガ型のインバータの場合。いずれも電源電圧は800mV。IRPS 2016の講演論文から引用した

　シュミットトリガは、入出力特性にヒステリシスを備える。標準的なCMOSインバータ回路に比べると、論理反転に必要な電荷が大きい。すなわち、ソフトエラーが起こりにくい。

ソフトエラー耐性が1.4倍に向上

　Broadcomらの共同研究グループは、16nmと微細なバルクCMOSのFinFET技術を採用した論理回路で、まずシミュレーションによってソフトエラー対策の効果を検討した。

　既存のDフリップフロップ回路に比べると、シュミットトリガ付きのDフリップフロップ回路は、論理反転(ソフトエラーの発生)に必要な電荷が1.4倍に増加し、シリコンの回路面積は2.1倍に拡大し、クロック入力から出力までの伝搬遅延時間は3.1倍に伸び、消費電力は1.4倍に増加した。ソフトエラー耐性は1.4倍に強化されたものの、かなりのペナルティが生じることが分かる。ただし、パラメータは最適化しておらず、今後の最適化によってペナルティを小さくできるとする。

標準的なDフリップフロップとソフトエラー対策済み(シュミットトリガ回路付き)Dフリップフロップの比較(シミュレーションの結果)。IRPS 2016の講演論文から引用した

　ペナルティの中でも、消費電力の増大に関しては電源電圧を下げることで、増大を緩和できる。電源電圧を下げると、論理反転に必要な電荷(クリティカルチャージ)は小さくなる。シュミットトリガ回路付きのDフリップフロップは、クリティカルチャージが従来のDフリップフロップに比べて大きいので、電源電圧をより低くできる。すると動作時の消費電力が下がる。

電源電圧とクリティカルチャージの関係(シミュレーションの結果)。IRPS 2016の講演論文から引用した

アルファ粒子の実験で劇的な耐性向上を確認

　共同研究グループは16nmのバルクCMOS FinFET技術によって実際に8K段のシフトレジスタを試作し、いくつかの粒子ビームを照射してソフトエラーの起こりやすさを比較した。測定に利用した粒子ビームはアルファ粒子(アルファ線)、陽子(プロトン)、中性子(ニュートロン)、重イオン(ヘビーイオン)粒子である。

ソフトエラーの起こりやすさを測定するために試作した回路。被測定回路であるシフトレジスタ以外の回路は、三重化によってソフトエラーが発生しないようにしている。シフトレジスタのクロック周波数は2.5MHz。IRPS 2016の講演論文から引用した

　アルファ粒子ビームの照射では、ソフトエラーの起こりやすさ(衝突断面積で比較)に明確な違いが見られた。電源電圧が550mVのときに、対策済み回路のソフトエラー耐性は約67倍に向上した。電源電圧が700mV～800mVの領域では、ソフトエラー耐性はさらに向上し、およそ160倍に達したとする。

アルファ粒子ビームによるソフトエラーの起こりやすさと電源電圧の関係(測定結果)。青色のプロットは従来のフリップフロップ、赤色のプロットはソフトエラー対策済みのフリップフロップ。縦軸は「フリップフロップ当たりの衝突断面積」で、この値が大きいほどソフトエラーが起こりやすくなる(比例関係にある)。IRPS 2016の講演論文から引用した

中性子や重イオンなどでもソフトエラー耐性が向上

　講演では続いて、陽子(プロトン)ビームの照射と中性子(ニュートロン)ビームの照射による測定結果を説明した。いずれも、対策済みのフリップフロップでは不良の発生率が減少した。不良の発生率はおよそ5分の1と小さくなった。

陽子(プロトン)ビームと中性子(ニュートロン)ビームに対する不良発生率(FIT)の違い。IRPS 2016の講演論文から引用した

　さらに、重イオン粒子ビームの照射による測定結果も明らかにした。重イオン粒子のビームは、シリコンの集積回路に与えるエネルギーの幅が非常に広い。アルファ粒子や中性子などに比べると高いエネルギー(電荷)を回路に与える。このため、シリコン集積回路に非常に高いエネルギーを与える領域だと、ソフトエラー対策済みのフリップフロップ回路でも不良の発生を抑えられない。

　実際の測定結果でも、そのような傾向が出ていた。回路に粒子ビームが与えるエネルギーが低い領域(下のグラフ中でLETが低い領域)ではソフトエラーの発生率に差異があり、対策の効果が大きく現れていた。一方でエネルギーが高い領域(下のグラフでLETが高い領域)では、対策の効果がほとんど見られなかった。

重イオン粒子ビームに対するソフトエラー発生率の違い。青色のプロットは従来のフリップフロップ、赤色のプロットはソフトエラー対策済みのフリップフロップ。縦軸はフリップフロップ当たりの衝突断面積(ソフトエラーの起こりやすさ)、横軸は「LET(線エネルギー付与)」で、粒子がシリコン中を進行するときにシリコンに与えるエネルギーの大きさ(単位長および単位密度当たり)。IRPS 2016の講演論文から引用した

　16nm世代や14nm世代などのような先端の半導体集積回路では、メモリ回路はもちろんのこと、論理回路でもソフトエラー対策が必須となりつつある。コストの増加を勘案すると、論理回路のソフトエラー対策は本質的なものとはなり得ない。半導体チップの段階で不良が発生してもシステムの動作が止まらないで済むような、システム側での工夫が求められる段階に来ている。