半導体デバイスの信頼性技術に関する世界最大の国際会議「国際信頼性物理シンポジウム(IRPS：International Reliability Physics Symposium)」が、米国カリフォルニア州アナハイムで現地時間5月4日から開催されている。2日目の5月5日は、ソフトエラーに関する最新の研究状況が明らかになった。

　ソフトエラーは半導体デバイスにとって厄介な不良だ。ソフトエラーが発生すると、メモリのデータが書き換えられていたり、フリップフロップの論理値が反転していたりする。ただし、データが書き換えられていたメモリセルが故障したのではなく、論理値が反転したフリップフロップそのものには異常はない。データを再度書き込めば正常に動作するし、フリップフロップも再び動かせば何事もなかったかのように正常に機能する。このような一過性の不良をソフトエラーと呼ぶ。

　ソフトエラーの発生原因としてよく知られているのは、アルファ線と中性子線である。アルファ線はヘリウムイオンの粒子が高速で走行している状態を意味する。ヘリウムイオンはプラスの電荷を持っているので、半導体デバイスのシリコンに衝突するとプラスの電荷をばらまき、衝突個所付近にある論理ノードあるいは記憶ノードの信号電位を変動させたり、反転させたりする。

　中性子線は中性子が高速で走行している状態を指す。中性子は電荷を持たないので、直接はソフトエラーを起こさない。しかしシリコン中の原子と衝突することで水素イオン(プロトン)などのイオンを大量に発生させ、アルファ線と同様に信号電位を変動させたり、反転させたりする。

　ソフトエラーはこれまで、半導体メモリで問題となってきた。マイクロプロセッサのキャッシュに使われるSRAMでは、ソフトエラー対策が半ば常識となっている。代表的な対策はエラー訂正符号(ECC)によるエラーの検出と訂正の機能である。例えば1bitまでのエラーを訂正して2bitまでのエラーを検出するECCが、SRAMキャッシュにはよく使われている。

　最近になって注目を集めだしたのが、大規模ロジック、すなわち論理回路のソフトエラーである。半導体製造技術の微細化とともに、クローズアップされるようになってきた。論理回路はメモリ回路と違い、ソフトエラー対策にECCが使えない。このため、論理回路に適したソフトエラー対策の研究が活発になってきた。

　論理回路は大別すると、順序回路と組み合わせ回路に分かれる。順序回路は、内部の状態が保持されており、外部からの入力と内部の状態によって出力が決まる。代表的な回路素子にはフリップフロップやラッチ、カウンターなどがある。これに対して組み合わせ回路は、外部からの入力だけによって出力が決まる。代表的な回路素子にはインバータやNORゲート、NANDゲートなどがある。

順序回路でソフトエラーが発生するメカニズム

　順序回路と組み合わせ回路では、ソフトエラーの起こりやすさに圧倒的な違いがある。順序回路の回路素子は内部状態を保持しているので、ここにイオンが高速で衝突したら保持された論理値は簡単に反転してしまう。

　一方、組み合わせ回路には内部状態がない。外部入力のタイミングとイオンの衝突が偶然に重なったときに、誤った出力となる。したがってソフトエラーは非常に起こりにくい。例えばIntelがIRPS 2009で発表した研究結果によると、32nmのCMOSプロセスで製造した組み合わせ回路のソフトエラー発生率は順序回路のソフトエラー発生率の10%未満に過ぎなかった。

　そこで論理回路のソフトエラー対策とは、順序回路のソフトエラー対策が主眼になる。これまでに考案されてきた対策は、回路に冗長性を持たせることで論理回路の誤動作を防ぐ試みが主体だった。この方向で最も厳重なソフトエラー対策といえるのが、三重化回路(TMR:Triple Modular Redundancy)だ。TMRは同じ論理回路を3系統備えており、3本の出力を後段の投票回路(voter)に入力する。このとき2本以上の出力がそろっていれば、投票回路は多数決によってこれを正しい出力とする。言い換えると、同時に2系統の出力は誤らないとの前提で構築した回路でもある。TMRほど厳重ではなくとも2重化した回路は、高い信頼性を要求する回路ではしばしば使われる。

　回路に冗長性を持たせる手法の大きな欠点は、回路規模の増大によってシリコンの面積が増える、すなわち製造コストが上昇することである。シリコン面積は2倍～3倍といった規模に増える。これを許容することは簡単ではない。

　そこでIntelが考案したのが、高速イオンがシリコンに衝突して発生する電荷をダミーのインバータ回路によって吸収する手法である(講演者はN. Seifert氏、講演番号3A.1)。Intelはこのソフトエラー対策技術を「RCC(Reinforcing Charge Collection)」と呼んでいる。ダミーのインバータ回路が電荷を吸収するので、隣接する論理回路のソフトエラー耐性が高まる。

ダミーのインバータ回路で電荷を吸収する	RCC(Reinforcing Charge Collection)回路のレイアウト

　Intelは既存の冗長技術による順序回路とRCC技術の順序回路を混載したテストチップを32nmのCMOS技術で試作し、ソフトエラー耐性を測定した。冗長技術でソフトエラー対策を施した回路は、ソフトエラー発生率が30分の1以下に減少した。RCC技術でソフトエラー対策を施した回路では、ソフトエラー発生率は3分の1に低下した。ソフトエラー発生率の低減では、冗長技術の方がずっと効果がある。

　ところがシリコン面積の増加分は、冗長技術による対策が120%にも達するのに対し、RCC技術の対策ではわずか10%で済む。製造コストのペナルティが小さい。また動作時消費電力の増加分でも、冗長技術による対策では114%にもなるのに対し、RCC技術による対策では28%の増加にとどまる。小さなコストとわずかな電力の追加で、RCC技術はソフトエラー対策をほどこせることがわかる。

　さらに、RCC技術は論理ノード間が近接している方が効果が高い。半導体製造技術を微細化するトレンドと合っている。反対に冗長技術は論理ノード間を離した方が効果が高い。微細化のトレンドとは逆行する。

　IRPS 2010では、Intel以外にも論理回路のソフトエラー対策手法を発表する研究機関が続出した。

　Stanford Universityは、既存の冗長回路を改良し、複数の論理ノードに高速イオンが電荷をまき散らしても論理ノードが反転しないソフトエラー対策回路を考案した(講演者H.-H. K. Lee氏、講演番号3A.3)。

　過去に、冗長技術の一種である「DICE(Dual Interlocked Storage Cell)」と呼ぶソフトエラー対策回路が開発されていたが、この回路では複数の論理ノードに高速イオンによる電荷がばら撒かれると対応できなかった。そこでDICEを元に、複数の論理ノードにも対応したレイアウトを考案した。開発グループは「LEAP(Layout Design through Error-Aware Transistor Positioning)-DICE」と呼んでいる。

　180nmのCMOS技術によってフリップフロップのアレイをシリコンに作り込んだチップで実験したところ、LEAP-DICEはDICEに比べてソフトエラー発生率が5分の1に低下した。何も対策を施していないフリップフロップに比べると、ソフトエラーの発生率は2,000分の1に減少している。ただしシリコン面積は、何も対策していない回路に比べると2.33倍と大きくなってしまう。また消費電力は54%増、遅延時間は7%増になる。

　富士通セミコンダクターと大阪大学は、ソフトエラーが起こりにくいラッチ回路を共同で開発し、IRPS2010でその概要を発表した(講演者T.Uemura氏、講演番号3A.5)。

　ラッチ回路の論理ノードとクロック回路の両方でソフトエラー対策を加える。論理ノードでは、隣接する論理ノードの間に電荷を吸収する領域(キャンセリング領域)を設けた。キャンセリング領域が電荷を吸収することで、論理ノードの反転を起こりにくくする。またクロック回路ではクロックバッファを2系統設けることで、ソフトエラーの発生を抑えた。

　試作したテストチップによる評価では、開発したラッチ回路でのソフトエラー発生率は、対策前のおよそ0.7%にまで減少した。

　半導体加工技術の微細化と半導体デバイスの高密度化に伴い、今後は論理回路でもソフトエラーを考慮しなければならない局面が増えるだろう。冗長回路は確実なソフトエラー対策である半面、シリコン面積の増加が大きいという弱点を抱えている。

　この点でシリコン面積があまり増えないRCC技術の登場は、非常に大きなインパクトを与えるものだ。許容できる増加コストと許容できるソフトエラー発生率のトレードオフの中で、より適した技術を選択できるからだ。論理回路向けソフトエラー対策技術の発展が、将来はさらに期待できそうだ。