イベントレポート

次世代のグラフィックスやモバイルなどを支える超高速DRAM

〜ISSCCに最新の開発成果が続出

ISSCC 2016で公表された高速DRAM技術の概要

 次世代のグラフィックスメモリやモバイルメモリなどを狙った超高速DRAM技術の開発成果が、最先端半導体技術の国際会議「ISSCC 2016」に続出した。DRAM最大手ベンダーのSamsung Electronicsと、DRAM大手ベンダーのSK Hynixがそれぞれ2件ずつ、試作チップを発表した。Samsung ElectronicsはGDDR5メモリとHBM2、SK HynixはHBM2とWide-IO2メモリをそれぞれ披露した。

シングルエンドでピン当たり9Gbit/secの超高速GDDR5メモリ

 Samsung Electronicsは、入出力ピン当たりのデータ転送速度が9Gbit/secと非常に高いGDDR5 DRAMを試作し、技術概要を発表した(講演番号18.1)。「GDDR5」は、グラフィックス向け高速メモリの規格仕様「GDDR(Graphics Double Data Rate)」の第5世代を意味する。GDDRシリーズの規格仕様は業界団体のJEDECが策定を続けてきた。GDDR5 DRAMの量産出荷は2008年には始まっており、グラフィックス向けDRAMとしてはかなり長い歴史を有する。

入出力ピン当たりのデータ転送速度が9Gbit/secと非常に高いGDDR5 DRAMのシリコンダイ写真(左)と主な仕様(右)。ISSCC 2016の講演スライドから

 9Gbit/secというデータ転送速度は、シングルエンド出力の半導体メモリでは最高速の可能性が高い。Samsungは2011年のISSCC(ISSCC 2011)で、入出力ピン当たりのデータ転送速度が7Gbit/secと高いGDDR5 DRAMを試作発表している(論文番号28.6)。この速度も当時、半導体メモリのシングルエンド出力としては過去最高速と見られていた。5年振りに、最高速度の記録を書き換えたことになる。

Samsungが2011年のISSCCで発表した、入出力ピン当たりのデータ転送速度が7Gbit/secと高いGDDR5 DRAMのシリコンダイ写真(左)と主な仕様(右)。ISSCC 2011の論文集から

 5年前のISSCCでSamsungが発表したGDDR5 DRAMは、記憶容量が2Gbit、入出力バス幅が32bit、データ転送速度が28GB/sec、シリコンダイ面積が80.6平方mm、製造技術が40nm CMOSである。今回のISSCCでSamsungが発表したGDDR5 DRAMは、記憶容量が8Gbit、入出力バス幅が32bit、データ転送速度が36GB/sec、シリコンダイ面積が62.04平方mm、製造技術が20nm CMOSとなった。記憶容量は4倍に増え、データ転送速度は約1.3倍に向上し、製造技術は50%に微細化され、記憶密度は5.2倍に増えた。

300GB/secの超広帯域を実証したHBM2 DRAM

 GDDR5 DRAMの高速化は行き詰まりを迎えている。Samsungが今回のISSCCで高速性能をさらに向上させたとは言え、非常に高度な技術をいくつも駆使しており、高速化が極めて厳しくなっている状況をむしろ、知らしめることとなった感がある。

 GDDR5 DRAMを置き換えることを目的に業界団体JEDECが技術仕様を策定した高速メモリが、HBM(High Bandwidth Memory)である。ISSCC 2016では、HBMの第2世代(「HBM Gen2」あるいは「HBM2」と呼称)に相当するDRAMの開発成果をSamsung Electronics(講演番号18.2)とSK Hynix(講演番号18.3)がそれぞれ発表した。

 HBMは、2枚または4枚、8枚のDRAMシリコンダイをTSV(シリコン貫通電極)技術によって積層し、8チャンネル×128bit(128ピン)の広い入出力バスを備えることでデータ転送速度を稼ぐ。第1世代の「HBM Gen1(HBM1)」ではピン当たりのデータ転送速度は1.0Gbit/secである。GDDR5やDDR4などのDDR系メモリに比べてピン当たりのデータ転送速度を低くすることで、出力ドライバの設計と製造を容易にし、シリコンダイの良品率の向上と製造コストの低減を狙っている。それでも全体では128GB/secと、DDR系メモリをはるかに超える高いデータ転送速度を有する。

HBM(High Bandwidth Memory)の構造図と代表的な実装形態。HBM DRAMのシリコンダイをTSV技術で積層した「コアダイスタック」と、最下層の制御回路「バッファダイ」で構成される。HBMとCPUあるいはGPUのシリコンダイを同じシリコンダイ(シリコンインターポーザ)に載せ、1個のパッケージに封止する。「システムインパッケージ(SiP:System in Package)」と呼ぶ、小型かつ高密度のパッケージ構造だ。留意すべきは、DRAMダイの積層枚数が変化してもHBMの高さを変えないように、最上層のDRAMダイの厚みを調整していることだ。SiPの組み立て工程を簡素化する点で、この工夫は重要である。ISSCC 2016の講演スライド(Samsung)から

 HBMの第2世代「HBM2」では、入出力ピン当たりのデータ転送速度を2倍の2Gbit/secに高めることで、全体のデータ転送速度を256GB/secと2倍に向上させたことが主な変更点である。また、フル帯域に関する仕様が改良された。第1世代の「HBM1」ではDRAMシリコンダイを4枚あるいは8枚積層して初めて、フル帯域(128GB/sec)が出せるようになっていた。2枚積層ではフル帯域の半分(64GB/sec)しか出なかった。これに対してHBM2ではDRAMダイの2枚積層でも、フル帯域(256GB/sec)が出せるようにアーキテクチャを改良した。具体的にはシリコンダイ当たりの入出力バス幅をHBM1の256bitから、HBM2では最大512bitに変更した。

HBM1(左)とHBM2(右)の性能比較表。ISSCC 2016の講演スライド(SK Hynix)から

 ISSCCで発表されたHBM2の実測性能は、規格仕様の256GB/secを上回っている。Samsungの試作品が307GB/sec、SK Hynixの試作品が301GB/secを達成した。両社とも、かなり完成度の高いメモリを製造できていることが分かる。

Samsungが試作したHBM2の実測性能。入出力ピン当たりで2,400Mbit/secの速度(電源電圧1V)を得ている。ISSCC 2016の講演スライド(Samsung)から
Samsungが試作したHBM2のシリコンダイ写真とメモリの概要。ISSCC 2016の講演スライド(Samsung)から
SK Hynixが試作したHBM2の実測性能。ISSCC 2016の講演スライド(SK Hynix)から
SK Hynixが試作したHBM2のシリコンダイ写真。ISSCC 2016の講演スライド(SK Hynix)から

高速と低消費を両立させるWide-IO2メモリ

 高速性と低い消費電力を両立させることで電力効率を追求した技術仕様が、「Wide-IO2」メモリである。DDR系メモリに比べてデータ転送速度を高くするとともに、転送速度当たりの消費電流は低く抑えた。「Wide-IO2」の技術仕様も業界団体のJEDECが策定した。ISSCC 2016ではSK Hynixが、Wide-IO2規格に準拠したDRAMの試作結果を発表した(講演番号18.4)。

 Wide-IO2メモリは入出力バスの幅を512bit(512ピン)と広めに確保することで高速なデータ転送を実行し、ピン当たりのデータ転送速度を低く抑えることで消費電力を低減している。

 メモリの基本構成は、2枚のシリコンダイによるSiP(システムインパッケージ)である。1枚はDRAMダイ、もう1枚はインターポーザ。インターポーザには制御ロジック回路とTSV電極を作り込んである。パッケージ基板の上にインターポーザがフェースダウンで接続されており、インターポーザの背面にDRAMダイがこれもフェースダウンで接続される。

Wide-IO2メモリの基本構造図。ISSCC 2016の講演スライド(SK Hynix)から

 試作したWide-IO2メモリの性能は入出力ピン当たりのデータ転送速度が1,066Mbit/sec、全体のデータ転送速度が68.2GB/secである。LPDDR4 DRAMよりも帯域は広い。

DDR系メモリとWide-IO系メモリのデータ転送速度(帯域幅)の比較。ISSCC 2016の講演スライド(SK Hynix)から
Wide-IO2 DRAMのシリコンダイ写真とDRAMの概要。ISSCC 2016の講演スライド(SK Hynix)から

(福田 昭)