VLSIシンポジウムでは毎年、「次世代不揮発性メモリ」の研究開発に関する最新成果が数多く発表されている。その中でも今年は、「抵抗変化メモリ(ReRAM:Resistive RAM)」に関する新しい技術の講演が目立っていた。

　半導体メモリでは、データを記憶する1個の素子を「メモリセル」、あるいは単に「セル」などと呼ぶ。メモリセルを数多くならべることで、数多くのデータを記憶する。メモリセルは将棋盤や囲碁盤、チェスなどの舛目のように、縦横(行列状)にならべる。これを「メモリセルアレイ」と呼ぶ。メモリセルアレイの規模(枡目の数)が大きくなればなるほど、数多くのデータを記憶できる。すなわち、記憶容量が増大する。メモリセルアレイには「ワード線」と呼ばれる平行な配線群と、ワード線に直交するように「ビット線」と呼ばれる平行な配線群がレイアウトされており、特定のワード線とビット線を指定することで、その交点に存在するメモリセルを呼び出す。

　メモリセルは通常、記憶素子とセル選択素子で構成される。例えばDRAMのメモリセルでは、記憶素子はキャパシタ(コンデンサ)、セル選択素子はトランジスタ(MOS FET)になっている。

　抵抗変化メモリ(ReRAM)の記憶素子は、電流パルスあるいは電圧パルスを加えることで抵抗値が大きく変わる。抵抗値の高い状態(リセット状態)を「0」、抵抗値の低い状態(セット状態)を「1」に対応させることで、1bitのデータを記憶する。電源をオフにした後でも抵抗値を維持するので、不揮発性メモリとなる。通常は酸化膜材料を記憶素子、つまり、可変抵抗素子として利用する。

　次世代不揮発性メモリの候補にはほかに、相変化メモリ(PCM)と磁気メモリ(MRAM)がある。抵抗変化メモリがこれらの競争相手に比べると優位な点は、いくつか存在する。相変化メモリの記憶素子は特殊な合金と加熱用ヒーターで構成されており、抵抗変化メモリに比べると記憶素子の構造が複雑であるほか、ヒーターの効率が高くないために電流を多く消費する。磁気メモリの記憶素子は磁気トンネル接合素子と呼ばれる磁性材料とトンネル絶縁膜の組み合わせで出来ており、これも抵抗変化メモリに比べると構造が複雑である。またデータの書き換えに電子スピンのトルクを利用していることから、大きな抵抗変化を得にくいとされる。

　これに対して抵抗変化メモリの記憶素子は酸化膜材料を上部電極と下部電極で挟んだだけの比較的単純な構造である。原理的には製造コストが低く、また、電気パルスでデータ書き換えを実行するので消費電力を下げやすい。そして、記憶容量の拡大を追求したときに究極の技術とされる「クロスポイント型メモリ」を抵抗変化メモリでは実現しやすいとされる。

　クロスポイント型メモリとは、ワード線とビット線が交差した微小な領域にメモリセル全体が収まるメモリのことである。メモリセルの大きさを測る指標に「設計ルール(F：Feature size)の2乗」、すなわち「F2」がある。メモリセルの大きさがF2の何倍になるかで、高密度化の度合を測る。例えばDRAMセルは少し前の世代では「8×F2」、最新世代では「6×F2」が実現されている。クロスポイント型メモリでは配線の交差領域と隣接セル間の絶縁領域がメモリセル面積なので、「2×F」×「2×F」イコール「4×F2」となる。この「4×F2」が高密度メモリでは究極の値だとされている。

　抵抗変化メモリではさらに、クロスポイント型メモリを積層することで大容量化/高密度化を図れるという特長がある。ワード線に相当する配線層とビット線に相当する配線層の間に、メモリセルを組み込めるからだ。原理的には層数を増やすことで、シリコン面積当たりの記憶容量を数倍～十数倍に増やせる。層数をN層とすると、メモリセル面積は実効的には「(4×F2)/N」となる。

　今回のVLSIシンポジウムでは、韓国SK Hynixと米Hewlett-Packardの共同研究グループがクロスポイント型の抵抗変化メモリ技術を開発し、2Mbitのテストチップを試作してみせた(H. D. Leeほか、講演番号T18.1)。製造技術は54nmとかなり微細な標準CMOSプロセスである。配線工程の途中にクロスポイント型のセルを形成した。

　記憶素子の構造は下層から「W配線/TiN下部電極(BE)Ta2O5/TiOx/TiN上部電極/W配線」である。セル選択素子は存在しない。ワード線電圧とビット線電圧の組み合わせだけで、メモリセルを選択する。3層のワード線と2層のビット線を形成してその中間に記憶素子を配置すれば、4層のメモリセルアレイができると説明していた。すなわち、記憶容量が4倍になる。詳細は明らかにしなかったものの、すでに2層のメモリセルアレイを形成した4Mbitのテストチップは試作済みだという。

　トランジスタやダイオードなどのセル選択素子が存在しないクロスポイント型メモリセルアレイでは、迂回電流(スニーク電流)と呼ばれる寄生の電流経路が生じることがある。そこで試作チップではワード線電圧とビット線電圧の印加方法を工夫し、スニーク電流の発生を抑えていた。

試作したクロスポイント型メモリセルアレイ断面の透過型電子顕微鏡観察像。左はワード線方向(X方向)から観察したもの。右はビット線方向(Y方向)から観察したもの。第4金属配線層(M4)と第5金属配線層(M5)の間に記憶素子(Resister)を配置してある	4層のメモリセルアレイを積み重ねたときの模式図。上の図はワード線の断面を見せるように切断した構造、下の図はビット線の断面を見せるように切断した構造である。橙色の線がワード線、紫色の線がビット線、その間にある緑色の小さな領域が記憶素子(可変抵抗素子)
クロスポイント型メモリセルアレイでスニーク電流が発生する様子。赤色の線は、選択したワード線とビット線。黒色の線は非選択線。選択セルの抵抗素子(赤色)を通じて抵抗値を読み出す。しかし実際には、青色の抵抗素子が余分な電流経路を形成することがある	試作した記憶素子(可変抵抗素子)断面の透過型電子顕微鏡観察像

　台湾の半導体メモリメーカーMacronix Internationalも、クロスポイント型抵抗変化メモリのメモリセルを研究した結果を報告した(F. M. Leeほか、講演番号T8.1)。こちらもセル選択素子は存在せず、記憶素子(可変抵抗素子)だけのメモリセルとなる。直径0.1μm(100nm)のメモリセルを試作し、パルス幅1μsの電圧パルスを入力することで動作を確認した。

　Macronix Internationalは、スニーク電流の問題を回避するために、独特の記憶素子構造を開発した。記憶素子の構造は下部電極側から、「W(タングステン)/HfO2(ハフニウム酸化膜)/SiO2(シリコン酸化膜)/Cu-GST(銅とGST合金)」となっている。ハフニウム酸化膜が可変抵抗層である。ただしハフニウム酸化膜の抵抗値が低くなっても、シリコン酸化膜が存在するために、すべてのメモリセルは全体としては高抵抗状態になっている。選択したメモリセルだけは、電圧印加によってシリコン酸化膜の絶縁が壊れて電流を流す。このため、スニーク電流の経路が発生しない。

　抵抗変化メモリには、リセット状態とセット状態の抵抗値の違いをきわめて大きくすることで、フラッシュメモリと類似の2bit/セル(MLC)を実現できるという利点もある。VLSIシンポジウムでは、韓国Samsung Advanced Institute of Technologyが抵抗変化メモリの記憶素子に2bit/セルを適用したときの実験結果を発表した(S. R. Leeほか、講演番号T8.3)。

　記憶素子の構造は「下部電極/TaOx/Ta2O5/バリア層/上部電極(Pt)」である。抵抗値の変化率は約1,000倍に達するという。抵抗変化率を大きくしたにもかかわらず、リセットに必要な電流は20μAとそれほど大きくはない。

　試作した記憶素子では2bit/セルでの長期信頼性を調べた。書き換えサイクルは1,000万回以上、データ保持期間は85℃で10年以上と比較的良好な結果を得ている。

1個の記憶素子に2bitを記録したときの抵抗ばらつき。きれいに4値(2bit)を記録できていることが分かる	2bitデータの書き換えを繰り返したときの電流変化	2bitデータの高温保持特性

　クロスポイント型メモリセルアレイの積層技術(マルチレイヤスタック技術)と2bit/セルといった多値記録技術(マルチレベル技術)を組み合わせれば、抵抗変化メモリの記録密度(シリコン面積当たりの記憶容量)はさらに増大する。次世代の不揮発性メモリの候補である3通りの技術(相変化メモリ技術、磁気メモリ技術、抵抗変化メモリ技術)の中では、抵抗変化メモリが原理的にはこの組み合わせを最も実現しやすい。それが、数多くのエレクトロニクス企業が抵抗変化メモリの研究に取り組んでいる理由でもある。