米国の半導体標準化団体JEDECは、サーバーやハイエンドPCなどに使われる次世代DRAMの技術講演会「Server Memory Forum(サーバーメモリフォーラム)」を中国の深セン市で2012年3月1日(現地時間)に開催した。

　深セン市は香港に隣接しており、エレクトロニクスの機器や部品などの工場が数多く存在することで知られている。DRAMではサーバー用というよりも、モバイル用が似合う土地柄に見える。この点についてJEDECのチェアマンをつとめるMian Quddus氏は「確かに深センと言えば、モバイル機器を想像するだろう。しかし今、中国ではサーバーの市場が急速に伸びている。そこでフォーラムの開催を決めた」と説明してくれた。

　JEDECはServer Memory Forumを2011年の11月にも米国シリコンバレーで開催している。後藤氏の解説記事と現地レポートでその概要を紹介しているので参照されたい。深センで開催された今回のフォーラムでは、次世代DRAM規格「DDR4」のさらに詳しい内容と、次々世代DRAM規格「DDR5」の概念が発表された。

　本レポートでは、前回のフォーラムにはなかった講演を中心に、その概要をご紹介したい。Server Memory Forumでは、DRAMベンダー、プロセッサ・ベンダー、DRAMユーザー(今回はサーバーベンダー)の3者が講演する。今回特に興味深かったのは、以下の3社による講演である。

1)Hynix Semiconductor(DRAMベンダー)
2)AMD(プロセッサ・ベンダー)
3)Oracle(DRAMユーザー)

　Hynix Semiconductorの講演はサーバー用DRAM、すなわちDDR4 DRAMそのものに関する内容である。講演者はProduct Plannning & Enabling GroupのEugene Kim氏。講演タイトルは「Application Specific Memory for a Server Centric World」である。

　Kim氏はまず、中国においてクラウドすなわちサーバーの市場が急速に拡大していることを示した。国別のサーバー市場が最も大きいのは米国で、断トツの市場規模を誇る。2位は2009年までは日本だったのだが、中国の市場が急速に拡大しており、2010年に中国が日本を追い抜いて2位になった。2012年以降も中国市場は順調に拡大していくと期待されている。

　次世代サーバー/ハイエンドPC用のDDR4 SDRAMは、基本性能として現行世代であるDDR3 SDRAMの2倍のデータ転送速度を備える。DRAMコアを200MHzで動かしたときに、DDR3は8bit単位でデータをプリフェッチすることで8倍のデータ転送速度、すなわち入出力ピン当たりで1,600Mbpsを実現する。DDR4ではプリフェッチするbit数は8bitと同じままで、「バンクグループ(BG：Bank Group)」という考え方を導入した。DRAMのメモリセルアレイを複数のバンクに分割し、異なるバンクグループに対して連続してアクセスすることでデータ転送を高速化する。この技術によって最大でDDR3の2倍に相当する3,200Mbpsのデータ転送速度を実現する。

　またサーバー向けということで、高速と高信頼を両立させるための機能がDDR4 SDRAMには盛り込まれている。Kim氏は講演で、DDR4に追加された機能の中でサーバーからの要求に応えたものが40%を超えると説明していた。

サーバーの市場規模予測	DDR4 SDRAMで追加された機能とその内訳

　それからKim氏は、HynixでのDDR4 SDRAMの開発状況に触れた。2011年第1四半期に2GbitのDDR4 SDRAMを30nm技術で開発したとする。このチップは今年(2012年)2月に開催された国際会議ISSCC 2012で同社が技術内容を公表したDDR4 SDRAMのことだとみられる。2013年の上半期には20nm技術で4GbitのDDR4 SDRAMの量産を始める計画であると述べていた。

　現在のPC用DRAMの主役であるDDR3 SDRAMは当初、電源電圧が1.5Vだった。その後、消費電力を下げるために電源電圧を下げたバージョンが登場してきた。電源電圧が1.35VのDDR3Lと電源電圧が1.25VのDDR3Uである。トレンドとしては、4年で17%の割合で電源電圧が下がってきたという。DDR4の電源電圧はDDR3Uよりもさらに低い、1.20Vである。さらに将来は、電源電圧を1.0xVに下げたDDR4Lが開発されるとの見通しを示した。2GbitのDDR4 SDRAMの試作チップでは、電源電圧が1.0Vと低いときに入出力ピン当たり2,400Mbpsと高いデータ転送速度を達成できており、DDR4Lでも高速性を維持できる可能性は十分にある。

　さらに消費電力でも、試作したDDR4チップはDDR3に比べて低減できていた。2,133Mbpsのデータ転送速度で動作させたときの消費電流は40%下がり、スタンバイ時の消費電流は35%下がった。

Hynix SemiconductorにおけるDDR4 SDRAMの開発状況	DDR系列SDRAMの電源電圧の推移
試作した2Gbit DDR4 SDRAMのデータ転送速度を、電源電圧を変えて測定した結果	試作したDDR4チップの消費電流をDD3チップと比較した結果

　このほかHynixでは、SDRAMのシリコンダイを積層する3DS(3 Dimentional Stack)技術を検討中であることを明らかにした。現在はDDR3 SDRAMのシリコンダイを使って3DSのモジュールを試作している。ただしDDR3での3DSの製品化予定はなく、DDR4で製品化する予定だとする。

　3DSの大きなメリットは、消費電力の低減である。DDR3 SDRAMモジュールの試作では16GBモジュールに3DSを導入したところ、モジュールの消費電力は8GBモジュール並みに低下していた。

Hynix Semiconductorにおける3DS技術の開発状況	SDRAMモジュールに3DSを導入したときの消費電力の変化	Hynix Semiconductorにおける小型SDRAMモジュールの開発状況

　続いてAMDの講演概要をご紹介しよう。AMDの講演はSDRAMの消費電力に関するものである。講演者はPrincipal Member of Technical Staff、Memory Sub-system ArchitectのSam Patel氏。講演タイトルは「Server Memory Power Trends」である。

　Patel氏は、DRAMの電源電圧を下げる速度が最近になって急激に鈍っていると指摘した。例えばDDR3Uは1.25Vであるのに対し、DDR4は1.20Vで、わずかに0.05Vしか下がっていない。DDR4の次に来るDDR4Lでも1.0xVであり、さらにその先も1.0Vくらいの電源電圧にとどまる。電源電圧を下げることは消費電力を削減する有力手段であるだけに、電源電圧を下げるペースが鈍化しているのは良い傾向とは言えない。

　それでも過去のトレンドを見ると、DDR系列SDRAMの消費電力は世代ごとにかなり大きな割合で下がってきた。記憶容量当たりの消費電力は世代ごとに42%減と大きく下がってきた。DDR4とその次の世代(「DDR5」とみられる)でも、このトレンドを維持していく。またデータ転送速度当たりの消費電力でも、40%前後と大きな比率で世代ごとに削減してきた。DDR4ではDDR3に比べると40%ほど削減しており、その次の世代でも40%の削減が期待される。

　そしてDDR4の次の世代を考えたとき、現状のメモリモジュールでの消費電力低減は非常に困難になっているとの認識を示した。3DSやWide I/Oといった新技術を導入するとともに、モジュールのスロット数を減らしていくことが重要だとする。

　さらに製造技術では、電荷の充放電を記憶原理とするDRAMセル技術は限界に近付いていると指摘した。電荷の充放電を記憶原理としない抵抗変化型のメモリ技術によってサーバー用メモリの消費電力をどの程度下げられるかが、将来を左右する。

SDRAMの電源電圧の推移。電源電圧が1.0Vに近付くにつれて、低下の勢いが鈍っている	SDRAMの消費電力の推移。記憶容量当たり(左)とデータ転送速度当たり(右)のいずれも、約4割を超える比率で世代ごとに下がり続けてきた

　そしてOracleの講演では、次々世代DRAM技術「DDR5」の姿がおぼろげながら公表された。講演者はRicki Dee Williams氏。講演タイトルは「Server Memory Roadmap」である。

　Williams氏は「DDR5」に導入される可能性のある要素技術をいくつか示した。3DS技術やシリコン貫通電極(TSV)技術、新しいメモリアーキテクチャ、ソケットレスのインターフェイス、高密度のパッケージング技術、メモリとインターフェイスロジックを融合したモジュールなどである。こういった要素技術を駆使することで、速度と密度を向上させていく。

　このなかで3DS技術はDDR4 SDRAMから導入される見込みとなっている。最大で8枚のシリコンダイを積層する。2012年第1四半期にはDDR4の技術仕様(バージョン1)が固まり、RDIMM(Registered Dual In-line Memory Module)とLRDIMM(Load Reduced DIMM)の仕様は2012年半ばに固まる。

　またGDDR5の次期に相当すると見られる、グラフィックスDRAM向けのWide I/O技術を「HBM(High Bandwidth Memory)」の名称で公表した。入出力バス幅は512bitであり、モバイルメモリ用のWide I/O技術と同じバス幅である。512bit幅のバスを載せたシリコンダイ同士をTSVで接続する。

　TSVで接続するシリコンダイはSDRAMだけでなく、ロジックも含まれる。例えば4枚のDRAMシリコンダイと1枚のロジックシリコンダイをWide I/OでTSV接続する。基本的な考え方としてはシリコンダイ間の配線を極力短くすることと、シリコンダイサイズに依存しない接続であることだ。DRAMの製造技術の進化によってシリコンダイサイズが変わっても、Wide I/OのTSV接続部の物理的なレイアウトは同じなので、既存のシリコンダイと交換するだけで3DSのモジュールに組み込める。

次々期DRAM技術「DDR5」に導入される可能性のある要素技術	JEDECで策定中の次期DRAM技術仕様。上はサーバー/ハイエンドPC用のDDR4、中央はモバイル用のWide I/O、下はグラフィックス用の「HBM(High Bandwidth Memory)」
「HBM(High Bandwidth Memory)」の構造模式図	3次元積層メモリ(3DSメモリ)モジュールの候補

　今回のフォーラムを聴講していて興味深かったのは、モジュール技術の限界が見え始めたことだ。これまでDDR系列のSDRAMでは一貫してDIMMモジュールが使われてきた。DDR4ではDIMMが使われるが、DDR5では分からない。OracleのWilliams氏は講演スライドで4,000Mbps以上の速度では、既存のソケット(DIMMソケットのことだ)技術だとメモリサブシステムは動作しないとの見解を示した。将来はDIMMが消え、3DSとTSVによる超小型モジュールがDRAM実装手法の主役になる可能性が少なくない。