半導体デバイスの信頼性技術に関する世界最大の国際会議「国際信頼性物理シンポジウム(IRPS：International Reliability Physics Symposium)」が4月10日～14日に米国カリフォルニア州モントレーで開催された。

　IRPSは4月10～11日がチュートリアル・セミナー主体のセッション、4月12～14日がカンファレンスとなっている。今回は幸い、4月10～11日のチュートリアル・セミナーにも参加できた。その中でNANDフラッシュメモリの不良モードに関するチュートリアル講演の内容が非常に分かりやすく、最新の知見を整理して理解できた。そこで本レポートではまず、NANDフラッシュメモリのチュートリアル講演の内容を要約してご紹介する。

　講演者はイタリアPolitecnico di Milano(ミラノ工科大学)で教授を務めるAlessandro S. Spinelli氏である。Spinelli氏は初めに、フラッシュメモリの動作原理について説明した。

　フラッシュメモリは、セル・トランジスタと呼ばれる特別な構造のMOSトランジスタに電荷を蓄えて記憶させることで、データを保存する。代表的なメモリ・セル構造は「浮遊ゲート(フローティング・ゲート)型セル」と呼ばれるもので、ゲート電極が2層構造となったMOSトランジスタである。

　浮遊ゲート型セルの2層構造のゲート電極は、下の層が浮遊ゲート、上の層が制御ゲート(コントロール・ゲート)と呼ばれており、浮遊ゲートは周囲から電気的に絶縁された、海に浮かぶ島のようなゲート電極であり、制御ゲートはメモリ・セル・アレイのワード線を兼ねるゲート電極である。浮遊ゲートに電荷を蓄えて保持することで、データを記憶する。

浮遊ゲート(フローティング・ゲート)型セル・トランジスタの構造。制御ゲート(コントロール・ゲート)、浮遊ゲート、ソース、ドレインで構成される

　MOSトランジスタがオフ状態からオン状態に変わるゲート電圧を「しきい電圧(VT)」と呼ぶ。データを記憶するとは、このしきい電圧を変化させ、保持しておくことに等しい。フラッシュメモリでは普通、しきい電圧が低い状態をデータ「1」、しきい電圧が高い状態をデータ「0」に割り当てている。

　データの書き換えに関する動作は、2つある。1つは「書き込み(プログラム)」、もう1つは「消去(イレース)」である。プログラムによってセル・トランジスタのしきい電圧は上昇し、イレースによってセル・トランジスタのしきい電圧は下降する。データを書き込むときは初めにイレースを実行してデータを「1」にリセットし、それから「0」を書き込むときにだけ、プログラムを実行する。

書き込み(プログラム)と消去(イレース)による「しきい電圧(VT)」の変化

　データの読み出し(リード)では、プログラムによるしきい電圧とイレースによるしきい電圧の中間の電圧を制御ゲートに印加し、電流(ドレイン電流)を読み出す。イレースされたセル(データ「1」)ではセル・トランジスタがオン状態となり、電流が流れる。プログラムされたセル(データ「0」)ではセル・トランジスタはオフ状態であり、電流が流れない。

読み出し(リード)による電流の変化

　プログラムとイレースの物理的な原理だが、NANDフラッシュメモリの場合はプログラムとイレースの両方とも、浮遊ゲートとシリコン基板の間(ゲート絶縁膜)に高電界が加えられることによって電子がゲート絶縁膜をトンネリングして移動する現象(「Fowler-Nordheimトンネリング」と呼ばれる現象)を利用している。

NANDフラッシュメモリのプログラムとイレースの原理。左がプログラム(電子をシリコン基板から浮遊ゲートにトンネリングさせる)、右がイレース(電子を浮遊ゲートからシリコン基板にトンネリングさせる)

　半導体メモリではメモリ・セルを2次元マトリクスのアレイ状に並べている。これを「メモリ・セル・アレイ」と呼ぶ。フラッシュメモリでは1個のセル・トランジスタが1個のメモリ・セルに相当するので、メモリ・セル・アレイとはセル・トランジスタをアレイ状に並べた構造になる。

　NANDフラッシュメモリのメモリ・セル・アレイでは、ワード線が隣接しており、同じビット線につながったセル・トランジスタ同士を、ソースとドレインを共有する形で接続してある。ソースとドレインを共有しているのでセル・トランジスタのシリコン面積が非常に小さくなり、高密度で大容量のフラッシュメモリを実現できる。

NANDフラッシュメモリのメモリ・セル・アレイ構造

　同じビット線につながったセル・トランジスタの数は製品によって異なり、通常は32個あるいは64個である。これを「ストリング(String)」と呼ぶ。

　同じワード線につながったセル・トランジスタの数は、プログラムとリードの最小単位でもある。通常は16k個あるいは32k個のセル・トランジスタが1本のワード線につながっている。これを「ページ(Page)」と呼ぶ。ワード線の本数は、ストリングのセル・トランジスタ数に等しい。32本あるいは64本のワード線が1個のメモリ・セル・アレイに存在することになる。

　イレース動作は、ページとストリングで構成されるメモリ・セル・アレイ全体に対して同時に実行する。イレースの単位である「ブロック(Block)」は、通常は64ページあるいは128ページになる。

　このようにNANDフラッシュメモリのメモリ・セル・アレイは、ストリングと呼ぶセル・トランジスタの連なりが最小単位となっている。NANDフラッシュメモリの動作に応じ、ストリング方向のセル・トランジスタにどのような電圧が印加されるのかを少し見ていこう。

　NANDフラッシュメモリに限らず半導体メモリのメモリ・セル・アレイでは、ワード線とビット線に適切な電圧を加えることで、目的のメモリ・セルを選択する。

　リード動作では、選択されたワード線(制御ゲート)に印加する電圧は低く、0Vである。同じストリングの非選択ワード線には、パス電圧と呼ぶ、プログラム時のしきい電圧よりも高い電圧を加える。同じストリングで非選択のセル・トランジスタはすべてオン状態となる。ここで選択されたセル・トランジスタがオン状態になった場合にのみ、ビット線に電流が流れる。

メモリ・セル・アレイのストリングに対するリード動作

　プログラム動作では、選択されたワード線(制御ゲート)に非常に高い電圧を印加する。例えば20Vといった電圧を加える。非選択のワード線には、やや低めの電圧を印加する。例えば10Vといった電圧である。シリコン基板は0Vにバイアスしておく。こうするとゲート絶縁膜に高電界が加わってシリコン基板から浮遊ゲートに電子がトンネリングし、浮遊ゲートにマイナス(負)の電荷が蓄えられる。この結果、セル・トランジスタのしきい電圧が上昇する。

メモリ・セル・アレイのストリングに対するプログラム動作

　イレース動作では、シリコン基板に非常に高い電圧を印加する。例えば18Vといった電圧である。ワード線には0Vを加える。こうするとゲート絶縁膜に高電界が加わって浮遊ゲートに蓄えられていた電子がシリコン基板にトンネリングし、浮遊ゲートにプラス(正)の電荷が蓄えられる。この結果、セル・トランジスタのしきい電圧が下降し、マイナスの電圧(負電圧)になる。

メモリ・セル・アレイのストリングに対するイレース動作

　NORフラッシュメモリでは、メモリ・セル・アレイの回路構造はNANDフラッシュメモリとまったく違う。個々のセル・トランジスタは独立しており、ワード線とビット線のほかに、ソース線が存在する。ソース線はメモリ・セル・アレイに共通で、セル・トランジスタのソース電圧を固定するために設けてある。NORフラッシュメモリはNANDフラッシュメモリに比べると記憶密度が低いものの、個々のメモリ・セルに対して独立にリード動作とプログラム動作を実行できる。

NORフラッシュメモリのメモリ・セル・アレイ

　またNORフラッシュメモリでは、プログラムの原理がNANDフラッシュメモリと異なる。プログラム動作では、選択ワード線(制御ゲート)に高めの電圧(例えば8V)を加え、ビット線にやや低めの電圧(通常は制御ゲートの半分の電圧、この場合は4V)を印加する。こうすると、シリコン基板のソース領域からドレイン領域に移動する電子が高いエネルギーを得て、一部がゲート絶縁膜を通過して浮遊ゲートに飛び込む。これを「ホット・エレクトロン効果」あるいは「チャンネル・ホット・エレクトロン(CHE)効果」と呼ぶ。浮遊ゲートに飛び込んだ電子はそのまま浮遊ゲート内にとどまるので、電荷が蓄積され、データが記憶されたことになる。

　イレース動作では、ワード線(制御ゲート)を0Vに固定し、ソース線に高電圧を印加する。するとNANDフラッシュメモリと同様に「Fowler-Nordheimトンネリング」が発生し、浮遊ゲートの電子がソースにトンネリングする。ただしNORフラッシュメモリのイレースでは、イレース後のしきい電圧をマイナスにはしない。プラスのしきい電圧で、プログラムよりも低いしきい電圧に下げるだけである。

　リード動作では、選択ワード線に低めの電圧(例えば5V)を加え、非選択ワード線を0Vに固定する。ビット線には低めの電圧(例えば1V)を印加する。選択したメモリ・セルがプログラムされている場合はドレイン電流が流れず、イレースされている場合はドレイン電流が流れる。また非選択ワード線に接続されたセル・トランジスタはドレイン電流が流れない(しきい電圧がプラスの電圧であるため)。

NANDフラッシュとNORフラッシュのメモリ・セルにおけるしきい電圧(VT)の違い。いずれもシングルレベルセル(SLC)の場合

マルチレベルセル(MLC)のしきい電圧(VT)。2bitを記憶するため、プログラムによるしきい電圧が3段階になる

　続いてフラッシュメモリの不良モードをSpinelli氏は解説した。不良モードには、メモリ・セル(セル・トランジスタ)に関する不良モードと、メモリ・セル・アレイに関する不良モードがある。

　メモリ・セル・レベルでの不良モードの代表は、データ書き換えのマージンが少なくなる不良と、プログラムしたデータを維持できなくなる不良である。信頼性の仕様で言い換えると、前者は「書き換えサイクル寿命(Endurance)」、後者は「データ保持期間(Retention)」と呼ばれている。

　書き換えサイクル寿命は、メモリ・セルのプログラムとイレースを繰り返すことによって操作後のしきい電圧が徐々にずれていくことで決まる。SLCタイプのフラッシュメモリの場合、10万回が保証する最大の書き換えサイクル寿命となる(製品によっては20万回を保証しているものもある)。MLCタイプのフラッシュメモリでは、書き換えサイクル寿命は1万回以下と短くなる。

　セル・トランジスタのゲート絶縁膜(通常は酸化膜)には、プログラムあるいはイレースによって高い電界が加えられる。高電界のストレスによってゲート絶縁膜中には欠陥が発生し、電子を捕獲する。するとプログラムあるいはイレースによる電界が緩和される。このため、プログラムのしきい電圧は下がり、イレースのしきい電圧は上昇する。

　またゲート絶縁膜中に捕獲された電子は、浮遊ゲートのマイナス電荷を増やす方向に働く。このため、しきい電圧が上昇する。

　さらに、「Fowler-Nordheimトンネリング」によるストレスで界面準位が発生する。界面準位はしきい電圧をさらに上昇させる。

書き換えの繰り返し(W/E Cycles)による、しきい電圧の変化。左は電界緩和による変化、中央はゲート絶縁膜中の電子による変化、右は界面準位による変化

　データ保持期間は、プログラムされたセル・トランジスタの浮遊ゲートに蓄えられた電子が、時間の経過とともにゲート絶縁膜をトンネリングしてシリコン基板に少しずつ逃げていくことによって決まる。SLCタイプのフラッシュメモリで保証するデータ保持期間は、最大で10年間である。また高温下では、データ保持期間は短くなる。

データ保持期間の概念。中央の浮遊ゲート(FG)から右のシリコン基板(Sub)に電子がトンネリングすることで、プログラム後のしきい電圧が徐々に低下していく

　プログラムとイレースを繰り返すと、ゲート絶縁膜中に電荷が捕獲されていく。その後、プログラムとイレースをせずにデータを保持していると、ゲート絶縁膜中の電荷が徐々に浮遊ゲートとシリコン基板に逃げていく。この現象を「デトラッピング(Detrapping)」と呼ぶ。デトラッピングが発生すると、しきい電圧がずれていく。プログラムとイレースの繰り返しが多くなるほど、デトラッピングによるしきい電圧のズレはひどくなる。

デトラッピング(Detrapping)の概念。プログラムとイレースによってゲート絶縁膜中に電荷が蓄積する。その電荷がデータ保持期間に逃げていく

　またゲート絶縁膜中の欠陥準位を介して、電子あるいは正孔が浮遊ゲートとシリコン基板の間を移動することによる、ゲート・リーク電流が発生することがある。これを「SILC(Stress Induced Leak Current)」と呼ぶ。SILCが起こると、しきい電圧が低下する。

SILC(Stress Induced Leak Current)の概念

　このほか最近になって注目されている不良要因に、「ランダム・テレグラフ雑音(RTN：Random Telegraph Noise)」と「EIS(Electron Injection Statistics)」がある。

　「ランダム・テレグラフ雑音(RTN)」は、シリコン基板中の電子がゲート絶縁膜中の欠陥準位に捕獲されたり、捕獲された電子がシリコン基板に戻ったりすることによって発生する。RTNが発生するとドレイン電流が揺らいだり、しきい電圧が変動したりする。RTNによるしきい電圧の変動は半導体加工技術の微細化とともに大きくなるので、これまではあまり問題とはならなかったが、今後の微細加工の進化によっては問題となる可能性がある。

ランダム・テレグラフ雑音(RTN：Random Telegraph Noise)の原理

　「EIS」は、プログラム時に浮遊ゲートに注入される電子数の統計的なばらつきを指す。メモリ・セルごとにプログラム後のしきい電圧がばらつく。EISも微細化とともに増加する傾向にある。

EIS(Electron Injection Statistics)の原理

　最後に、メモリ・セル・アレイの不良モードをSpinelli氏は解説した。メモリ・セル・アレイで起こる不良モードの代表は、「ディスターブ(Disturb)」、「隣接セル間の干渉(Interference)」、「パラメータのばらつき(Prameter Spread)」である。

　「ディスターブ」には、「リード・ディスターブ」、「パス・ディスターブ」、「プログラム・ディスターブ」の3種類のモードがある。

　リード・ディスターブは、リード動作時に選択されたセル・トランジスタと同じメモリ・セル・アレイで、異なるワード線で接続されたメモリ・セルに発生することがある。リード動作では、非選択のワード線にはおよそ5Vの電圧(セル・トランジスタがオン状態となる電圧)を加える。これによって浮遊ゲートの電圧が上昇し、非選択セル・トランジスタの浮遊ゲートにシリコン基板から電子がトンネリング注入される。すなわち、非選択セル・トランジスタのしきい電圧がわずかに上昇する。

　ここで同じセル・トランジスタに読み出し(リード)動作を繰り返して実施し、消去(イレース)動作をまったく実施しないと、同じメモリ・セル・アレイで非選択のセル・トランジスタのしきい電圧が徐々に上昇していく。そしてこれまで選択されなかったセル・トランジスタの値をいざ読み出そうとすると、正しい値が読み出せなくなってしまうことがある。これがリード・ディスターブである。

　リード・ディスターブは、選択されなかったセル・トランジスタをイレースすることで解消する。一時的な不良であるとも言える。

リード・ディスターブの原理。赤色で示したセル・トランジスタでしきい電圧の上昇が起こる

　パス・ディスターブとプログラム・ディスターブは、プログラム動作によってしきい電圧が上昇してしまう不良モードである。パス・ディスターブは、同じビット線(ストリング)を対象にプログラムを繰り返すことにより、起こることがある。プログラムで選択したセル・トランジスタとビット線を共有する非選択のセル・トランジスタ(同じストリングのトランジスタ)で、制御ゲート(非選択ワード線)に10V前後の高い電圧を加えることにより、浮遊ゲートの電圧が上昇し、非選択セル・トランジスタのしきい電圧が少しずつ上昇するからだ。

パス・ディスターブの原理。赤色で示したセル・トランジスタでしきい電圧の上昇が起こる

　プログラム・ディスターブは、同じワード線(制御ゲート)を対象にプログラムを繰り返すことにより、起こることがある。ワード線を共有する非選択のセル・トランジスタで、パス・ディスターブと同様にしきい電圧が上昇する。

プログラム・ディスターブの原理。赤色で示したセル・トランジスタでしきい電圧の上昇が起こる

　「隣接セル間の干渉」は、隣接するセル・トランジスタ同士が容量結合していることによって発生する。浮遊ゲートは同じセル・トランジスタの制御ゲートと強く容量結合しているのだが、半導体製造技術の微細化によって隣接するセル・トランジスタの制御ゲートと浮遊ゲートとの容量結合が大きくなってきた。このためプログラム動作により、隣接するセル・トランジスタのしきい電圧が上昇してしまう。今後の微細化を制限しかねない、重要な不良要因でもある。

　最後の「パラメータのばらつき」も微細化によって目立つようになってきた不良モードである。微細化によって浮遊ゲートに蓄積する電子の数量が減少し、1個の電子の有無がしきい電圧に与える影響が大きくなってきたからだ。例えばソースとドレインのキャリア濃度のランダムなばらつきが、しきい電圧のばらつきを左右するようになってきた。

　こういったさまざまな不良モードを抑え込むことで、フラッシュメモリの信頼性は一定水準を維持するように開発努力が続けられてきた。それでも最近は、大容量化とマルチレベルセル化によって、誤り訂正の強化なしには信頼性を保てなくなりつつある。特にNANDフラッシュメモリはシリコン半導体チップの最小加工寸法が20nmを切りつつあり、半導体の微細化では先頭を走っている。信頼性を維持するためには物理現象の理解が、今後はますます重要になるだろう。