45nm世代あるいは32nm世代の大規模プロセッサでは、トランジスタ技術が大きく変更されつつある。従来はゲート電極に多結晶シリコン(一部を金属化して抵抗値を下げたもの)、ゲート絶縁膜にシリコン酸化窒化膜を使っていた。半導体加工寸法を微細化するときに、トランジスタの性能を同等以上に高めるには、ゲート絶縁膜を薄くする必要がある。ところが45nm世代付近では、シリコン酸化窒化膜をこれ以上は薄くできないところに来てしまった。シリコン酸化窒化膜が薄すぎて、トランジスタがオフ状態でも電流が流れてしまう。いわゆるリーク電流が、無視できないほど大きくなってきたからである。

　そこで考えられたのが、ゲート絶縁膜の材料を変更することだ。ゲート絶縁膜を薄くするのではなく、誘電率の高い絶縁材料を使う。ゲート絶縁膜を薄くすることと誘電率を高くすることはいずれも、トランジスタの性能を高める。高誘電率膜を使うことで絶縁膜を厚くし、リーク電流を低く抑えるとともに、トランジスタの高性能化を達成したい。

　ここで問題となるのが、高誘電率膜と相性の良いゲート材料を探索しなければならないことだ。高誘電率膜に使われる材料はハフニウム系の酸化膜が多いのだが、この材料は多結晶シリコンをゲート電極に使うと、しきい電圧の制御が難しくなるという弱点がある。このため、金属材料をゲート電極に使うのが普通である。金属ゲートは抵抗値が多結晶シリコンよりも低いので、この点でも望ましい。

　ただし高誘電率膜/金属ゲート(HKMG：High-k/Metal gate)技術は未知の材料系であり、量産に適用するためには、物理特性の理解に基づく信頼性の確保が欠かせない。

　信頼性を脅かす問題の1つに、電圧ストレスによるゲートリーク電流の増大(SILC：Stress Induced Leakage Current)がある。IRPS 2009では、HKMG技術を開発したIBMとIntelからそれぞれ、SILCに関する研究成果が報告された。

　始めに、IBMとGLOBALFOUNDRIES(AMDから製造部門がスピンアウトしたファウンドリ企業)の共同研究による報告を紹介しよう(E.Cariter and A.Kerber、講演番号5C.1)。

　実験には、nチャンネルFETを使った。高誘電率膜に二酸化ハフニウム(HfO2)、金属ゲートに窒化チタン(TiN)を採用した。このトランジスタに電圧ストレスを繰り返し与える。電圧ストレスを与え、いったん休止してゲート電圧-ドレイン電流特性を測定し、再び電圧ストレスを与える。この作業を繰り返す。時間の経過とともに、ゲートがオフ状態でのドレイン電流(リーク電流：SILC)が増大していく結果が得られた。さらに、ドレインに負の電圧を与えると、リーク電流は著しく減少し、ゲート電圧-ドレイン電流特性は初期に近い状態に戻った。

実験条件の概要

ゲート電圧-ドレイン電流特性の変化

　またゲート電圧-ドレイン電流特性とゲート電圧-ソース電流特性を測定したところ、ゲート電圧を上昇させたときと下降させたときで電流値が異なる、ヒステリシス特性が生じていた。

ゲート電圧-ドレイン電流特性とゲート電圧-ソース電流特性で生じたヒステリシス

　これらの実験結果から、電圧ストレスによって二酸化ハフニウム(HfO2)膜中に酸素(O)原子の欠損による空孔が生じ、この空孔が電子を捕獲することがリーク電流の原因になると推定した。空孔はHfO2中に数多く、ほぼ均一に分布する。

SILCのヒステリシスの原理図。酸素欠陥による電子捕獲準位(Vo)を介した電子のトンネリングがヒステリシスを起こす

　このほかSILCは温度依存性が高く、高温下ではリーク電流が著しく上昇した。このため100℃以下の使用環境では問題にならないものの、100℃を超える使用環境、例えば自動車用途ではHfO2の使用には慎重を要すると述べていた。

　続いてIntelの講演概要である(S.Paeほか、講演番号5C.3)。45nmのHKMG技術によるトランジスタのSILCと長期信頼性評価について報告した。

　実験にはIBMと同様に、nチャンネルFETを使った。Intelは自社のHKMG技術に採用したゲート電極の材料を公表していないが、今回もゲート電極材料は明らかにしなかった。ゲート絶縁膜はハフニウム系材料と説明していた。このトランジスタにストレスを繰り返し与えてから、リーク電流を測定した。

　実験の結果、ストレスを与える時間の累計が延びるとともに、リーク電流が増大した。HKMGのプロセス条件を最適化していない状態のときには、早い段階で急速にリーク電流が増える。プロセス条件を最適化することで、リーク電流の増加を100分の1以下に抑えることができた。

実験条件の概要

ゲート電流(リーク電流)とストレス時間(累積時間)との関係。高誘電率膜の品質はプロセス条件に大きく依存する。最適化されていないプロセス条件(番号1～番号3)では、リーク電流が増加していく。リーク電流の初期値と高誘電率膜の品質は関係しないことに注意されたい

　またnチャンネルFETのPBTI(Positive Bias Temperature Instability)特性もプロセス条件によって大きく変化することを示した。PBTIとは、nチャンネルFETのゲートに正の電圧を印加し続けていくことで、しきい電圧の変動や電流駆動能力の低下などが生じる現象を指す。PBTIは劣化モードの不良であり、トランジスタの長期信頼性を評価する重要な指標の1つである。

　プロセス条件を最適化していない場合は、PBTIによってトランジスタのしきい電圧が著しく増加する。プロセス条件を最適化することで、しきい電圧の上昇を3分の1以下に低減した。PBTI特性を最適化したプロセス条件では、SILCがほとんど増大しないことも確かめた。

PBTI特性(しきい電圧の変化)とSILCの関係。最適化していないプロセス条件(プロセスA)ではしきい電圧の変動とSILCの増大が起こる。最適化したプロセス条件(プロセスB)では、両者を抑えることができた

　このほか、トランジスタのリーク電流に伴う赤外線発光を観測してプロセスのばらつきを把握する試みが興味深かった。IBMの研究成果である(F.Stellariほか、講演番号6B.3)。

　半導体製造技術が微細になるにつれて、プロセスのばらつきが大きな問題となっている。トランジスタの特性はシリコンに意図的に不純物原子を混入させて制御するのだが、微細化によって必要とする不純物原子の数が少なくなってきたために、不純物原子の導入位置の微小な違いによってトランジスタの特性が変化するようになってしまった。この結果、チップ間でトランジスタの特性が違っていたり、チップ内でもまったく同等の特性を備えていて欲しいトランジスタ(例えばフリップフロップのトランジスタ対)で特性の違いが生じたりするようになってきた。

　プロセスのばらつきに対処するためには、ばらつきの測定が欠かせない。IBMが開発したのは、ウェハ面内のばらつきを比較的簡便に観測する手法である。回路に電源を入れるが、動作はさせない。このオフ状態だと、リーク電流の一部が光エネルギーに変化し、赤外線となる。この赤外線をウェハ裏面から赤外線顕微鏡とカメラで撮影するのだ。撮影画像のデータとチップのレイアウトデータを組み合わせ、赤外線の強度をカラー表示することで、リーク電流のばらつき、すなわちプロセスのばらつきを把握しやすくなる。

　IBMは大規模なロジックLSIにこの手法を適用し、実際にプロセスばらつきのマッピングを実行してみせた。リーク電流は、プロセスのほかに電源電圧と温度にも依存する。実際には温度の影響が大きい。観察範囲内で温度を一定に保つことが非常に重要だとしている。温度ばらつきがあると、プロセスばらつきのマッピングに誤差を生じることになるからだ。

赤外線観察像(左上)とチップレイアウト(左下)からプロセスばらつきをマッピング(右端)した例

温度調整用冷却水の流れる方向を変えて赤外線観察像を撮影し、平均化処理を施すことでマッピング誤差を減らす試み。赤い矢印が冷却水の方向

4個のCPUコアを内蔵する大規模プロセッサで、CPUコアごとのリーク電流の違いを観測したところ。このプロセッサチップでは左下のCPUコアでリーク電流が大きくなっている

電源電圧をずらしてマッピングしたところ。電源電圧への依存性は低いことが分かる

　高誘電率膜/金属ゲート(HKMG)技術のセッションはIRPS 2009の最終日の朝に設けられた。セッションは午前8時15分とかなり早い時間に始まる。前日の夜にはレセプションがあり、二次会へと繰り出す参加者が少なくない。そんなわけで最終日の午前は、聴講者が少なくて閑散としていることが多いのだが、このセッションは違っていた。開始時間にはほぼ満席となり、セッションが始まってすぐに、立ち見が出る盛況となった。HKMG技術への関心は依然として非常に高い。32nm以降の量産では、HKMGがほぼ不可欠の技術となることが分かっているからだろう。

　6回に渡ってお伝えしてきたIRPS 2009のレポートは今回で最後。レポートを通じて半導体の信頼性に興味を持っていただければ幸いである。