TDK、8MbitのSTT-MRAMで全ビットの3ns高速書き込みを確認

TDK Headway Technologiesの発表概要。出典:VLSI技術シンポジウム委員会

　HDD用磁気ヘッドメーカーTDKの子会社である米国のTDK Headway Technologiesは記憶容量が8MbitのSTT-MRAM(スピン注入型磁気メモリ)を試作し、3nsと短い電流パルスですべてのメモリセルを書き込めることを確認した。その概要を国際学会「VLSI技術シンポジウム」で6月14日に発表した(講演番号2.4)。

　TDK Headway Technologiesは2年前(2014年)に開催された「VLSI技術シンポジウム」でも、8MbitのSTT-MRAMの試作結果を公表していた。この時は書き込みに必要な電流パルスの長さは4.5ns(ナノ秒)だった。磁気記録方式は垂直磁気記録、製造技術は90nmルールのCMOSプロセス。メモリセルの面積は、設計ルールをFとするとFの2乗の50倍である。1個のセル選択トランジスタと1個の記録用磁気トンネル接合(MTJ)素子でメモリセルを構成する(1T1MTJ方式)。

　今回(2016年)のVLSI技術シンポジウムで示した8Mbitチップの要素技術は、一昨年(2014年)の発表と変わらない。垂直磁気記録、90nmプロセスルール、Fの2乗の50倍のメモリセル面積、1T1MTJ方式である。違うのは性能であり、具体的にはアクセス速度を高めた。シリコンダイのレベルでは書き換えに必要な電流パルスの幅を前回の4.5nsから、今回は3nsに短縮した。MTJのレベルでは1nsを切る、750ps(ピコ秒、0.75ns)の電流パルスで磁化反転を確認した。

TDK Headway Technologiesが試作した8MbitのSTT-MRAMのシリコンダイ写真。シリコンダイの寸法は公表していない。一昨年(2014年)6月に開催されたVLSI技術シンポジウムで発表したもの

プロセッサのオンチップキャッシュを置き換える

TDK Headway TechnologiesがSTT-MRAMの用途として想定しているのは、プロセッサのオンチップキャッシュである。それも2次キャッシュ、3次キャッシュ、ラストレベルキャッシュ(LLC)といった、メモリ階層では下位側に位置するキャッシュを従来のSRAM技術から、STT-MRAM技術に置き換える。置き換えによって待機時消費電力の削減、記憶容量当たりのシリコンダイ面積の減少(製造コストの減少)、ソフトエラー耐性の向上、などが期待できる。

SRAMキャッシュをMRAMキャッシュで置き換えることの利点と弱点

20層を超えるMTJの積層数

　ただし課題もある。MRAMはデータの書き換えに必要な時間が比較的長いことと、書き換えに必要な電流が大きいことだ。キャッシュへの応用を確実にするためには、この2つの課題を克服することが望ましい。

　今回の開発発表は、データの書き換え時間という課題を克服するものだと言える。MTJの積層構造を最適化することで、電流パルス幅を短縮しながら、10年のデータ保持期間を維持できたとする。MTJの層数は20層を超えるというが、具体的な構造については明らかにしていない。

左のグラフは書き込み電流パルス幅とビット不良率の関係。パルス幅が3nsの時に、誤り訂正なしに8Mbitダイの不良数をゼロにできた。右のグラフはデータ保持期間の温度依存性。125℃の時に10年のデータ保持期間(不良率は1ppm)を維持できている

MTJの磁化反転におけるビット不良率と電流パルス幅、パルス電圧の関係。5,000回の磁化反転サイクルで得た結果である。パルス幅が750psと短くても、1.5Vの電圧で磁化反転を実現できた

　キャッシュ応用を想定した時に不足しているデータには、書き換え電流の大きさと、書き換えサイクル数がある。これらに関する定量的な数値は、一昨年のVLSI技術シンポジウムでも、今年(2016年)も、公表されなかった。今後の研究発表ではこれらの数値が明らかになることを期待したい。