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Intelの「Ozette」チップからHaswellまでの電圧レギュレータ統合の道のり
（2012/12/27 00:00）
電圧&周波数の切り替え(DVFS)を完成させる電圧レギュレータの統合
電圧レギュレータ(VR)を、オンマザーボードからオンパッケージ、そしてオンチップへ。Intelが、次世代CPUアーキテクチャ「Haswell(ハズウェル)」以降、計画しているのは、こうした統合電圧レギュレータのプランだ。今後、Intelのマザーボードからは、CPU周りのVRM(Voltage Regulator Module)がどんどん消えて行くことになるだろう。その波は、モバイル向けのAtomや、ハイパフォーマンスコンピューティング(HPC)向けのMIC(マイク:Many Integrated Core)にも広がって行くと推測される。
その目的は、究極の細粒度の電力管理を行なうことで、チップの消費電力を大幅に下げること。また、将来、部分的に近しきい電圧(Near-Threshold Voltage:NTV)回路技術などを導入した時に最大限の効力を発揮できるようになる。
Intelの認識では、現在のCPUで行なっているコアの電圧と動作周波数を切り替える「DVFS(Dynamic Voltage and Frequency Scaling)」は、マルチコアSoC(System on a Chip)時代には不完全なものだ。コアそれぞれを個別の電圧で駆動することができず、電圧を素早く切り替えることもできない。言ってみれば、これまでのDVFSは初歩的な実装に過ぎず、統合電圧レギュレータを組み合わせることで、DVFSは電力最適化の真価を発揮できるようになる。
電圧レギュレータの統合の結果、Haswell以降のIntel CPUでは、マザーボードの姿が一変する。パッケージ供給電圧に落とすVRMは必要だと見られるが、これまでよりCPU周りは簡素になるはずだ。もっとも、これはオーバークロッカーにとってはいいニュースではないかも知れない。電圧のコントロールでクロックを引き上げることができなくなる可能性があるからだ。
Haswellから導入される統合電圧レギュレータは、他のチップベンダーにとっては脅威だ。CMOSチップのDVFS向けの統合電圧レギュレータ関連の研究開発を熱心に進めている企業は少なく、Intelのリードが明白だからだ。
テストチップを何度も試作して技術を成熟させる
Intelはこれまで半導体系のカンファレンスで、連綿と電圧レギュレータのスタンダードCMOS統合に関連する研究内容の発表を行なってきた。最近では、2010年春の電力エレクトロニクスのカンファレンス「Applied Power Electronics Conference & Expo(APEC) 2010」のスペシャルプレゼンテーションで試作チップの発表を行なっている。また、2011年8月のプロセッサカンファレンス「Hot Chips 23」でも、チュートリアルセッション「Integrated Inductors with Magnetic Materials for On-Chip Power Conversion」で電圧レギュレータの統合について包括的に説明している。下のスライドはHot Chipsのものだ。また、雑誌へのIntelエンジニアの寄稿でも、オンチップ電圧レギュレータについて説明されている。
Intelは試作チップも複数作っている。130nmでは、まず、単体インダクタと組み合わせた電圧レギュレータチップを試作した。下のCore 2 Duoと同じパッケージに載せた写真がその試作だ。その後、130nmでインダクタをオンダイに載せたチップも試作したようだ。また、その前にPentium Mと組み合わせたチップの試作も行なっている。
さらに、90nmでは、電力インダクタを含めてフルにCMOSに統合して20個の電力セルを集積した本格的な試作チップ「Ozette」を作成した。Ozetteの開発は2007年に行なわれている。Ozetteは、個々の電力セルが25Aの供給能力があり、各セルがそれぞれ16フェイズの電圧制御ができる。20セルのうち、たった3セルを使うだけで、Xeonを駆動できると説明している。
Intelの発表の足跡を見ると、統合電圧レギュレータは、長期の研究を経て、徐々に実現へと近づいてきたことがわかる。Intelが突然言い出したわけではなく、試作を重ねて、完成度が高い試作チップを作った上で、製品に落とし込もうとしていることが分かる。
そして、Intelの最終的なゴールは、CPUのようなロジックチップへの完全なオンダイ統合であることは明らかだ。もっとも、後述するように、完全なCPUへの統合にはハードルもある。しかし、そこに至るまでのオンパッケージ統合などの道筋も試作チップによって示されている。
銅配線を磁性材料のフィルムで囲ったインダクタ
統合電圧レギュレータでの最大の障壁は、インダクタの統合だという。オンチップインダクタはRFではこれまでも使われてきたが、統合電圧レギュレータで必要とするインダクタは異なるタイプだという。CPUコアの電圧レギュレータで難しいのは、当然ながらコア当たり10Aや20Aといった大量の電流を扱う必要がある点と、複数の電圧を効率良くスイッチしなければならない点、スタンダードなCMOSに載せなければならない点だ。そして、スイッチングコンバータでは、大きな容量の電力ストレージとしてインダクタとキャパシタが必要で、そこに特別なソリューションが必要だとIntelは説明している。
Intelによると、同社の電力インダクタ技術は、標準的CMOSのバックエンドプロセス(Back-End-of-Line:BEOL)と互換で、CMOSチップに載せることができるという。強磁性の材料をCMOSプロセスに加えることで、最上層の銅配線のインダクタンスを上げる方法を取っている。最上層の銅配線は、通常は電力供給バスに使われる。
下のスライドを見ると、CMOSプロセスの配線層の上で、太い銅ワイヤが強磁性の薄い膜でくるまれたような形状となっている。試作の材料は、コバルト、ジルコニウム、タンタル(CoZrTa)が多いが、他の材料も研究しているという。薄膜ラップの構造は複雑そうだが、見合うだけの高いゲインが得られ、高速のスイッチングも可能になるという。スイッチングの高速化とともに、必要なインダクタンスも減るため統合が容易になるという。ちなみに、統合電圧レギュレータに関するIntelの特許US7202648は、この構造に関連したものだ。
このアプローチによって、オンチップでスイッチングのための電力ストレージを得ることが可能になるという。ただし、磁性材料を加えることによるコストのアップや、工程の複雑化、歩留まりなどは、未知数だ。IntelがHaswellで、電圧レギュレータをオンダイ統合ではなく、オンパッケージで統合しているとしたら、そうした理由からだろう。
短時間で電圧をスイッチすることで
統合電圧レギュレータの効用は、電力制御の細粒度化だ。コアの電圧と動作周波数を切り替えるDVFSを、非常に素早く小さな粒度で行なうことができる。
例えばOzetteでは、スイッチング周波数は30MHz～140MHz。これは、通常のオフチップのVRMが数百KHz～数MHzであるのと比べると100倍高速だ。そのため、これまでなら、電圧のスイッチングが間に合わないため、一定の電圧で駆動していたようなケースでも、細かく電圧をスイッチできるようになる。下のチャートは、2005年のIntel Developer Forum(IDF)で示されたチャートを整理したものだ。
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このチャートでは、横軸は時間、縦軸は電力を示している。CPUの負荷による電力の需要は水色で示されており、このケースでは間欠的であるため矩形となっている。上のチャートでは、従来のオフチップVRMによる疎粒度(Coarse Grain)の電圧スイッチングであるため、切り替えに時間がかかっている。そのため、電圧の切り替え時にムダが生じているほか、右側の間欠的な負荷では一定電圧で走らせるしかないため、膨大なムダが生じている。それが、下の統合電圧レギュレータによる細粒度の制御になると、負荷に沿った電圧制御になり、電力のムダはほとんど生じなくなる。
また、前回の記事で説明したように、従来はCPUコア全てに同じ電圧で電力を供給していたのを、CPUコア単位で電圧を制御することで、各コアの動作周波数に最適な電圧にすることが可能になる。IntelのJustin Rattner(ジャスティン・ラトナー)氏(Vice President, Director, Intel Labs and Intel Chief Technology Officer, Intel Senior Fellow)は、2005年のIntel Developer Forumで初めて統合電圧レギュレータを説明した際に、「CMOSチップのレギュレータによって、個々のコア単位どころか、個々の機能ブロック単位で電力の制御が可能になるだろう。ブロック毎に、個別に電力をアップしたりダウンできるようになる」と将来展望を語っていた。
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上の図は、イメージ的なものだが、統合電圧レギュレータによってコア単位のDVFSを行なう場合の効率の解析の研究も出てきている。
コンピュータアーキテクチャのカンファレンス「High Performance Computer Architecture(HPCA) 2008」での論文「System level analysis of fast, per-core DVFS using on-chip switching regulators」がそれだ。Harvard Universityでの研究で、組み込み向けの4コアCPUを想定した分析を行なっている。それによると、コア群全体を単一電圧で制御する場合に比べて、コア単位のDVFSでは20%以上の電力削減になるという。
電力ゲーティングの重要性がこれまでより薄らぐ
統合電圧レギュレータは、Intel CPUの省電力のアプローチに大きな変化をもたらす可能性がある。Intelは、現在はCPUコアがアイドル状態の時に、コア単位で電力ゲーティングで電力を完全にオフにするという方法を取っている。逆を言えば、電力ゲーティングしない限り、最も周波数の高いコアに引きずられた電圧で電力が供給され無駄な電力消費が発生してしまうため、Intelは積極的に電力ゲーティングを使ってきた。
例えば、下のスライドの一番左は、1コアだけがターボモードにあり、他の3コアがアイドルの場合だ。この場合、写真のようにアイドルの3コアを電力ゲートしてオフにしないと、ターボコアに引きずられて無駄な電力消費が生じてしまう。
しかし、統合電圧レギュレータによってコア単位で電圧を切り替えることができれば、一定の負荷があり電力ゲートしていない時も、他のコアの電力消費は最低限に抑えられる。電圧制御の細粒度化が進んで行くと、Intelはこれまでほど神経質に電力ゲートステイトに落とすことを追求しなくてもすむようになる。さらに、近しきい電圧技術が加わると、動作電圧と周波数をはるかに下までスケールダウンできるようになる。
Intelは、CPUコアの電力ゲーティング時も、アーキテクチャルステイトをオンチップに保持することで、復帰レイテンシを非常に短くする技術を持っている。しかし、電圧制御の技術が進んで行くと、電力ゲーティングの重要性は相対的に薄らぐ。
IBMの2.5Dソリューションの統合インダクタ技術
こうして概観すると、統合電圧レギュレータが、Intelにとって重要な切り札の1つであることが分かる。
ただし、統合電圧レギュレータ技術はIntelが完全に独走しているわけではない。例えば、IBMも、今年(2012年)2月のISSCC(IEEE International Solid-State Circuits Conference)で、統合電圧レギュレータの技術を発表している。「23.1 A 2.5D Integrated Voltage Regulator Using Coupled-Magnetic-Core Inductors on Silicon Interposer Delivering 10.8A/mm2」と題したセッションで、下の図と写真がIBMのテストチップのものだ。
IBMの発表は、シリコンインタポーザを使った“2.5D”と一般に呼ばれるチップスタッキング技術を使うものだ。配線層だけのインタポーザチップの上に、別なチップを重ねる形態を取る。IBMの技術では、インタポーザの側に電力インダクタを実装し、上に載ったチップにバックコンバータ回路が実装されている。通常のCMOSに統合することが難しい電力インダクタを、インタポーザに載せて2.5D統合することで、簡易に統合電圧レギュレータの利点を得ようとする試みだ。
IBMのインダクタも、強磁性の薄膜で囲うタイプで、Intelの技術とよく似ている。IBMはインダクタ技術自体は、2011年11月のthe 56th Magnetism and Magnetic Materials (MMM) Conferenceで「Integrated On-chip Inductors With Electroplated Magnetic Yokes」と題して発表している。ISSCCの発表では、2.5Dソリューションの統合電圧レギュレータのスイッチング周波数は300MHzまでスケールし、最も効率が高いのは75MHz時だとしている。
IBMの手法は、2.5Dや3Dの統合に傾きつつあるファウンドリでも採用し易いかも知れない。今後、2.5Dや3Dのソリューションが花開くと、統合インダクタの優れた技術を持ったベンダのダイを、統合するといったことも可能になるかも知れない。