ソニー・コンピュータエンタテインメント(SCE)は9月3日から発売する新PlayStation 3(PS3)で、スリム化とともに低価格化も実現する。日本で29,980円、米国で299ドル、ヨーロッパで299ユーロ。これで、対Xbox 360では、ほぼ並んだことになる(HDDレスのXbox 360 Arcadeは別)。2006年11月の発売当初は49,980円(499ドル)からだったので、3年で6割にまで価格を減らしたことになる。

　45nmプロセスで低消費電力、低コスト、スリム化を成し遂げたPS3に続くのは、間違いなくXbox 360だ。Xbox 360も45nmの新マザーボードが以前から何度もウワサされている。SCEの挑戦を受けたMicrosoftの出方が注目される。

　もっとも、PS3の低価格化自体は意外ではない。PS3はもともとから、将来の大幅なコスト削減と筐体シュリンクを前提として設計されていたからだ。最大のコスト源である半導体チップの製造コストを、ムーアの法則で低減することを織り込んでいた。

　半導体チップのコストの大半を占めるのはダイ(半導体本体)の製造コストだ。そして、ダイのコストは、ダイサイズ(半導体本体の面積)で決まる。半導体プロセスが微細化すると、その度にダイサイズが小さくなり、チップの製造コストは激減する。さらにチップ同士が統合されることでチップ個数も減り、消費電力も低減して行くため、廃熱ユニットと電源ユニットのコストも圧縮できる。

各世代のCell B.E.の比較

　SCEとMicrosoftは、こうした半導体スケーリングの効果を最初から見込んでゲーム機を設計している。両社の設計思想はほぼ同じで、まず、最初は巨大チップでコストをかけて極めて高性能なマシンを作り、比較的高価格で売り出す。巨大チップは、プロセスの微細化によってコストを削減できるヘッドルームが大きい。そこで、2年毎の微細化で製造コストをガンガン落として、最終的に低コストで低価格のマシンにする。消費電力も減るから、筐体も小さくなり、よりカジュアルになって普及が加速される。これが基本戦略だ。

　例えば、PlayStation 2(PS2)を例に取ると、最初の250nm(0.25μｍ)プロセスではCPU「Emotion Engine(EE)」とGPU「Graphics Synthesizer(GS)」ともに200平方mm台の巨大チップだった。しかし、5年後にプロセスノードが3世代進んだ90nmになると、GSとEEをワンチップに統合して86平方mmにまでダイサイズが縮小した。元のEEとGSから約1/6に小型化したことになる。PS2の価格が激減して行った最大の理由はここにある。

EEとGSの変遷

　しかし、PS3の場合はPS2ほどの急激な低コスト化は見込みにくい。まず、半導体チップのダイの縮小は、PS2の時ほど急激には行かない。また、半導体のようなコストの低減カーブを見込めないHDDを標準搭載しているからだ。そのため、どうしてもPS2よりコストの低減は緩やかになり、下限となるコストも高い。その結果、PS2の時と較べると、割高感がつきまとうことになってしまう。

PS/PS2/PS3の価格の変遷

　チップのコストについては、ISSCC発表時の各世代のCell B.E.のダイサイズを見るとよくわかる。45nmプロセスのCell B.E.のダイサイズは約115.46平方mmで、初代90nmプロセスのCell B.E.(235.48平方mm)と比較すると約半分の49%に、65nmプロセス(174.61平方mm)と比較すると約2/3の66.1%にシュリンクしている。ダイが小さくなれば、1枚のウェハから採れるチップ数が増えるため、製造コストが減る。世代が進むにつれてコストが減少していることがよくわかる。

各世代のCell B.E.の製造性

　しかし、PS3のCell B.E.は、PS2のEEと比較すると、シュリンク率がぐっと低い。これにはいくつかの理由がある。大きな理由の1つは互換性のため、もう1つは高速インターフェイスのためだ。

Cell B.E.とEmotion Engineのシュリンク率の違い

　まず、デジタル回路やSRAMメモリアレイは、鈍化はしているものの、それでも比較的スケールダウンしている。例えば、制御用のプロセッサコアであるPPU(Power Processor Unit)の面積は90nmで26.86平方mmだったのが、65nmで19.60平方mmに、45nmでは11.32平方mmになっている。90nmから45nmで42.1%に減っている。

　それでも、Cell B.E.はプロセスルールの微細化分は減っていない。微細化に沿った縮小なら、1世代で約50%に近い縮小率になる。実際、SRAMセルサイズだけを見ると、65nmから45nmで58%に低減しているため、本来ならもっとCPUコアの面積は小さくなってもいいはずだ。

　Cell B.E.も、CPUコアを完全に再設計して最適化すれば、おそらくもっとCPUコアの面積は減るだろう。例えば、東芝の「SpursEngine」ではSPU(Synergistic Processor Unit)のレイアウトは異なっておりシュリンクが進んでいる。

　しかし、PS3向けを配慮したCell B.E.の場合は、既存ゲームソフトのために、厳密にサイクルバイサイクルのマシンのふるまいが要求される。そのため、設計をあまりいじれないという事情があるという。こうした事情から、45nm版Cell B.E.では、65nm版より30%のダイ面積の削減を目標に設計された。

　ロジック回路よりも、問題はI/Oとアナログ回路部分で、これらの部分はあまりスケールしないという。

　I/O部分は、インターフェイスの信号線のためのC4バンプが一定のダイ面積を取る。I/Oでは、このC4バンプから配線を引き出しやすいように、チップエッジに沿って配置する必要がある。そのため、一定のチップエッジ長を取る。C4バンプの数を減らすことはできないし、C4バンプ間のピッチをスケールすることも可能だが制約が大きい。

　結局、45nm版Cell B.E.では、チップ両端のインターフェイスのエッジ長が制約となり、ダイの縮小が制約されてしまっている。少なくともISSCCで発表されたレイアウトでは、ダイ上には無駄なエリアが生じてしまっていた。

Cell B.E. 45nmのシュリンク

　こうした制約はプロセスの微細化が進むにつれて大きくなる。そのため、Cell B.E.を32nmに移行させる場合に、ダイを効率的にシュリンクしようとすると、インターフェイス部分の設計またはアーキテクチャに変更が必要になると予想される。解決法の1つは、ピン当たりの転送レートを高めてI/Oパッド数を減らすことだ。

　例えば、Cell B.E.のメインメモリであるRambusのXDR DRAMを現行のピン当たり3.2Gtpsから6.4GtpsのXDR DRAMまたはXDR2 DRAMに移行させれば、理論上は同じメモリ帯域でピン数を半分に減らすことができる。

　ちなみに、Cell B.E.はもともとの構想段階では、DRAMをダイスタックするなどの方法で、メモリ帯域を稼ぐことを考えていた。しかし、Cell B.E.設計の段階では、現在のThrough Silicon Via (TSV)のような3Dダイスタッキング技術が確立しておらず、諦めたという経緯がある。

　もし、今後の、高パフォーマンスプロセッサが、3Dダイスタッキングへと進むとすると、今とは違うレベルでダイのシュリンクへの制約が生じてくるだろう。プロセッサに重ねるメモリチップに合わせた設計が要求されるようになるからだ。TSVを使って多ピン接続を行ない、超広帯域を実現するとなると、バンプ位置などにさまざまな制約が出る。現状では、PSPチップがメモリダイスタックを取っているが、超広インターフェイスなどは取っていない。PSP2が、業界で言われているようにSPU(Synergistic Processor Unit)を搭載するなら、インターフェイス幅も広くなる可能性がある。