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より小さくより低価格になった新PS3の技術



●45nm版Cell B.E.によってスリムになったPS3
9月3日発売の新PlayStation 3

 ついに、ウワサのスリム版PlayStation 3(PS3)が登場する。ソニー・コンピュータエンタテインメント(SCE)は、筐体サイズを大幅に減らして、価格も引き下げた新PlayStation 3を9月3日から発売することを明らかにした。筐体の容積と重量ともに30%以上も減っている。

 PS3をここまでスリムにできた主因は、CPUであるCell Broadband Engine(Cell B.E.)プロセッサを45nmプロセス版にしたことだ。

 初代PS3では90nm版のCell B.E.とGPU「RSX」を搭載していた。40GB HDD版のPS3からCell B.E.は65nmになり、現在はCell B.E.とRSXとも65nmに移行している。そして、新PS3では、Cell B.E.が45nnmになった。45nm版Cell B.E.は、昨年(2008年)末から今年(2009年)初めにかけて量産開始の予定だった。

 45nm版Cell B.E.では電力消費が大幅に減るため、筐体を小さくすることが容易になる。冷却機構を小型化できるからだ。初代PS3では、膨大な電力を消費するプロセッサ群を冷却するために、5本ものヒートパイプをめぐらせた大型ヒートシンクを装備、筐体のドームの中央に巨大な冷却ファンを配置して冷却をしていた。筐体容積のかなりの部分が冷却機構のために占められていた。面積の小さな半導体チップが、高い電力を消費する場合、面積当たりの電力密度が極めて高くなる。そのため、迅速に冷却することが難しく、冷却するメカニズムを大きくする必要が出てくる。プロセッサの電力消費が下がれば、冷却機構を小型化することで、筐体を小型化できるようになる。

 また、CPUの製造コストがぐっと下がるために、マシン価格の引き下げも可能になる。比較的低価格で販売しなければならないゲーム機の製造コストの中で、重くのしかかるのは、巨大ダイ(半導体本体)のメインチップ群。チップがプロセスの微細化で小さくなれば、製造コストの中でチップのコストが激減する。また、冷却機構が簡略化することで、冷却にかかるコストも減少が期待できる。

 では、45nm版はどれだけ電力やコスト面で有利なのだろう。それは、ISSCC(IEEE International Solid-State Circuits Conference)など学会でのCell B.E.技術の発表を見るとよくわかる。

Cell B.E.の90nm、65nm、45nmの比較

●CPUの消費電力は初代のPS3の半分

 昨年(2008年)2月に米サンフランシスコで開催された半導体カンファレンス「ISSCC(IEEE International Solid-State Circuits Conference) 2008」で、45nmプロセスのCell B.E.の概要が発表された。その時の発表内容を見ると、Cell B.E.の消費電力が、45nm化によって劇的に下がったことがわかる。

 下の図はその時点での各プロセス世代のCell B.E.の消費電力の推定値だ。高周波数になればなるほど、電力の消費がより小さくなる。PS3に搭載される3.2GHz動作の場合、65nmプロセス版と比較して、約38%も低減する。初代の90nm版Cell B.E.と比較すると、半分以下の電力だ。つまり、最大の熱源であるCPUだけを比較すると、最初のPS3から半分以下に電力、今の世代のPS3と較べると2/3に減ることになる。

Cell B.E.の各世代の周波数と消費電力

 消費電力の差は、周波数が高くなるほど開く。4GHz時なら、45nm版は初代PS3に載っていた90nm版の1/3、65nm版の60%以下となる。つまり、45nm版Cell B.E.なら、65nm版の3.2GHzと同じ消費電力で4GHz動作ができる。逆を言えば、現行のPS3の筐体なら、4GHzかそれ以上の動作ができることになる。また、ISSCCでの発表では、6GHzも1.15Vの電源電圧で達成できると明かされた。初代の90nmプロセスでは、5.2GHzに1.3V、5.6GHzに1.4Vが必要だった。現実的な電力の枠で5〜6GHz台も視野に入るようになったことになる。もちろん、ハードウェアフォーマットをある程度固定するゲーム機の場合、周波数の向上はあまり積極的には行なわれないだろう。

45nm Cell B.E.の動作周波数と電圧

 90nm版と較べて半分となる45nm版Cell B.E. 3.2GHzの消費電力の低減率は、かなり大きい。実際、PC&サーバー向けCPUでは、プロセスが移行しても、ここまで下がっていない。なぜ、ここまでCell B.E.は電力を下げることができたのか。その裏には、さまざまな技術がある。

●新PS3のCell B.E.はLV(低電圧)版

 PC業界的にわかりやすく例えると、90nm版Cell B.E.は通常電圧版、65nm版Cell B.E.はSFF(Small Form Factor)版、45nm版Cell B.E.はLV(低電圧)版だ。同じ動作周波数で、電源電圧やTDP(Thermal Design Power:熱設計消費電力)を、1ランクずつ下げていった。その結果、筐体も小さくなった。

 実際には、現在のCPUの場合、単純にプロセスを微細化しただけでは、あまり消費電力は減らない。CMOSスケーリングが一部の要素で効かなくなっているからだ。0.25μm(250nm)頃までは、1世代プロセスが微細化すると、同じアーキテクチャのCPUの同じ動作周波数時の消費電力は理論値で30%台にまで低減できた。

 理屈は簡単だ。チップの消費電力は「キャパシタンス×電圧の2乗×動作周波数」に比例する。そのため、微細化で70数%にトランジスタが縮小することで、キャパシタンスも同様に減少。駆動電圧もプロセス世代毎に70数%ずつ下がった。CMOSスケーリングの結果として7x%×7x%×7x%=3x%となり、消費電力が激減した。

 しかし、プロセス技術の微細化が進むに従って、CPUの電源電圧を下げられなくなり、電力のスケーリングが崩れた。電圧が同じならキャパシタンスの減少分しか電力は減らない。加えて、リーク電流(Leakage)がプロセスの微細化とともに増え始めたために、消費電力を減らすことは極めて難しくなった。電力低減のハードルが急に高くなったのは、ちょうどCell B.E.が登場した90nmプロセスからで、PS3の受難の始まりだった。

●65nmプロセスで導入されたデュアル電圧化

 そのため、その後の微細化版Cell B.E.の開発では、電力の低減に焦点が当てられた。まず、65nm版Cell B.E.では、電源電圧(Vdd)を下げるための新技術が導入された。Cell B.E.の中でかなりの比率を占めるSRAMセルコアに対して、電源電圧(Vdd)とは別なSRAM電圧(Vcs)が供給された。従来は、SRAMセルアレイにもVddが供給されていたが、65nm版からはデュアル電圧化された。

 これにはどんな効用があるかというと、SRAMの安定性を保ちながらリーク電流(Leakage)を減らし、かつSRAMのパフォーマンスを高めることができる。これまでは、SRAMが不安定になるためにVddを一定以下に下げることが難しかった。しかし、VddとVcsを分離したことで、SRAMの安定性を損なわずにVddを下げることが可能になった。SRAM以外のロジック部では、Vddがより下がるために、アクティブ電力が大きく下がる。簡単に言えば、同じ動作周波数でも、ぐっと電力を下げることができるようになった。

 具体的には、65nm版のCell B.E.では、SRAMセルに超高しきい電圧トランジスタ(Super-High Vt Device:SHVT)が使われている。しきい電圧が高くなると、リーク電流が減るが、その分低駆動電圧時の動作は遅くなる。Cell B.E.では、トランジスタ数が多いためにリーク電流が問題となるSRAMセルだけに、この超高しきい電圧トランジスタを使った。

 例えば、65nm版Cell B.E.で、Vcsを1Vに、VddはVcsより200mVも低い0.8Vに設定した場合は次のようになる。Vcsを分離しないでVddを0.875Vに設定した場合と較べると、同じ周波数で、SRAMの消費電力を19%減らすことができるという。実際には、65nm版のCell B.E.は、Vdd 0.9Vで駆動されているという。

VcsとVddを分離しない場合と分離した場合の比較

●Vddを65nm版よりさらに下げることが可能に

 45nm版のCell B.E.では、この65nm版Cell B.E.のVcsの仕組みを受け継ぎ、さらにVddを引き下げている。Cell B.E.は、11 FO4(Fanout-Of-4)設計と極めてディレイの短い高周波数動作設計を取っている。65nmプロセスでは、11 FO4を維持するために、0.9VのVddが必要だった。それに対して、ISSCCでの下のチャートを見ると、45nmプロセスでは、より低いVddで11 F04が達成できる。

65nmと45nmでのFO4ディレイの比較

 図の中の100%の水平のラインが65nmで0.9V時のFO4ディレイを示している。45nmプロセスは、0.8Vを過ぎるまで11 FO4を切らない。それだけ製品版でもVddを下げることが可能になる。Vcsを高く保つことでSRAMの安定性を維持しながらだ。

 ISSCCでの説明では、VcsはSRAMセルの安定性の確保のために、45nm版でも下げることができないという。SRAMセル自体は65nm版の0.7平方μmから45nm版では0.404平方μmへとシュリンクしており、そのためプロセスのばらつきの影響が大きくなっている。Vcsを一定に保つことで、こうした微細化の悪影響を抑えつつ、ロジック部のVddを引き下げることができる。

 実際のPS3に搭載されている45nm版のVddは公表はされていない。しかし、こうした技術的背景を考えると65nm版よりVddが下げられてることは確実だろう。もちろん、VddとVcsの差が大きくなると、電圧リージョンの境界でリーク電流の増大などの問題が発生する。それを抑えるために、45nm版ではワードラインなどの電圧境界にレベルシフタなどが設置されているという。

●ダイナミック回路と通常しきい電圧トランジスタを最小に抑える

 45nm版Cell B.E.の開発では、当初から30%の電力消費の低減が目標だったという。そのため、Vddの低減以外にも電力削減が図られている。微細化によりデバイスの性能が上がったことを利用して、より低消費電力、低リーク電流のトランジスタや回路へと切り替えている。

 例えば、一部に使われていた高速だが消費電力の大きいダイナミック回路(nMOS回路)を、より電力効率のいいスタティック回路(CMOS回路)に置き換えた。45nm Cell B.E.では、できる限りCMOSが使われている。また、高しきい電圧(High Vt)のトランジスタの使用をデフォルトとし、通常しきい電圧(Regular Vt)トランジスタの比率を減らした。通常しきい電圧のトランジスタは、クリティカルパスのみに残されており、PMOSでは2.4%から0.5%に、NMOSでは2.9%から0.7%に減ったという。よりリーク電流の少ないトランジスタへと切り替えたことになる。

 こうして概観すると、PS3のスリム化の背景には、地味だが効果的な技術の積み重ねがあることがわかる。その結果、90nmプロセスで訪れた、消費電力増大の危機からようやく抜け始めたのが、45nm世代のCell B.E.だと言えそうだ。

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