■後藤弘茂のWeekly海外ニュース■ ISSCCに次世代Cell B.E. 45nm版が登場 ～6GHz動作、電力を30%以上削減

●ISSCCで45nmプロセスへの移行の概要が発表

　「Cell Broadband Engine(Cell B.E.)」は、65nmプロセスを経て、45nmプロセスへと向かっている。米サンフランシスコで開催されている半導体カンファレンス「ISSCC(IEEE International Solid-State Circuits Conference)」では、45nmプロセスへのCell B.E.の移行の概要が発表された。現在の65nmプロセスのCell B.E.を、45nmへとシュリンクする。

　IBMが昨年(2007年)発表したロードマップでは、45nmプロセスでは現在のCell B.E.だけでなく、大規模構成のCell B.E.も計画されていた。計画の通りなら、45nmの大規模構成のCell B.E.では、2個のPPE(Power Processor Element)と32個のSPE(Synergistic Processor Element)を搭載する。45nmのCell B.E.は、PLAYSTATION 3(PS3)の今後のモデルに搭載されるだけでなく、45nmプロセスで実現する次世代Cell B.E.の前哨戦ともなる。ちなみに、今年(2008年)投入予定のハイパフォーマンスコンピューティング(HPC)向けCell B.E.は65nmプロセスとなる。

　ユーザー側にとって45nmプロセス版Cell B.E.の大きな特徴は、消費電力が大きく低減すること。下の図がISSCCで発表されたCell B.E.の各プロセス世代間の消費電力の比較だ。高周波数になればなるほど、電力の低減が顕著になる。PS3などが採用する3.2GHz帯でも、65nmプロセスから約38%低減するという。初代の90nmプロセスと比較すると、半分以下の電力だ。

Cell B.E.の各世代の周波数と消費電力(シミュレーション) (※別ウィンドウで開きます) PDF版はこちら

　これは、現在のプロセス移行では、かなり異例だ。電源電圧が下がらず、リーク電流(Leakage)も減りにくいため、プロセスを移行しただけでは、通常は、30%台の電力削減は見込めないからだ。65nmプロセス版Cell B.E.では、SRAMアレイに専用の供給電圧(Vcs)を行なうことで、ロジック部の電源電圧(Vdd)を下げることを可能にし、それによってSRAMの安定性を保持しながら、電力を削減することを可能にした。上のチャートを見ると、65nmではそうした省電力設計の効果が大きかったことがわかる。

●電力削減に工夫を重ねた45nm版Cell B.E.

　今回、45nmプロセスのCell B.E.では、65nmで導入されたVcsを継続して採用しながら、さらに各所に設計上の工夫を重ねることで、目標の30%の電力削減を達成するという。基本的には、微細化によりデバイスの性能が上がったことを利用して、より低消費電力、低リーク電流のデバイスや回路へと切り替えている。

　まず、一部に使われていた高速だが消費電力の大きいダイナミック回路(nMOS回路)を、より電力効率のいいスタティック回路(CMOS回路)に置き換えたという。45nm Cell B.E.では、できる限りCMOSが使われているという。ちなみに、IBMの最新のCPU「Power6」も、ダイナミック回路をできる限り排して、スタティック回路で構成している。

　次に、トランジスタは、高しきい電圧(High Vt)デバイスの使用をデフォルトとし、通常しきい電圧(Regular Vt)デバイスの比率を減らした。通常しきい電圧トランジスタは、クリティカルパスのみに残されており、PMOSでは2.4%から0.5%に、nMOSでは2.9%から0.7%に減ったという。よりリーク電流の少ないトランジスタへと切り替えたことになる。

　また、45nmプロセスではVddも100mV下げることが可能になるという。Cell B.E.は、パイプラインが11 FO4(Fanout-Of-4)設計と極めてディレイの短い設計を取っている。65nmプロセスでは、11 FO4を維持するために0.9VのVddが必要だったという。それに対して、ISSCCでの下のチャートを見ると、45nmプロセスでは、より低いVddで11 F04が達成できる。

65nmと45nmでのFO4ディレイの比較

　図の中の100%の水平のラインが65nmで0.9V時の11 FO4を示している。45nmプロセスは、電圧が下がるにつれてディレイが伸びるが、0.8Vを過ぎるまで11 FO4を切らない。ばらつきが少なければ、45nm版Cell B.E.では、0.8VへとVddを下げることが可能になる。現在は、CPUのVddを下げることは至難だが、Cell B.E.では、微細化によるパフォーマンス向上によって、より低電圧駆動が可能だ。簡単に言えば、45nmプロセス版PS3では、LV(低電圧)版Cell B.E.を使うことができる。

　45nm Cell B.E.では、6GHzも1.15Vで達成できることがISSCCで明かされた。初代の90nmプロセスでは、5.2GHzに1.3V、5.6GHzに1.4Vが必要だった。90nm版と比較すると、駆動電圧は大幅に低減されている。ただし、6GHzはラボでのテスト結果であり、製品としての出荷は別な話だ。65nm版Cell B.E.のSPEは、7GHzもパス(1.35V)しており、45nm版もさらに高周波数の動作が可能だと推定される。

45nm Cell B.E.の動作周波数と電圧 (※別ウィンドウで開きます) PDF版はこちら

●3世代のCell B.E.を比較すると

　45nmプロセスのCell B.E.のダイサイズは約115.46平方mm。これは、初代90nmプロセスのCell B.E.と比較すると49%に、65nmプロセスと比較すると66.1%にシュリンクしている。3世代のCell B.E.のダイ(半導体本体)レイアウトを比較したのが下の図だ。3世代のスケールを合わせてある。

Cell B.E. 90nm、65nm、45nm (※別ウィンドウで開きます) PDF版はこちら

　パッと見てわかるのは、シュリンク率が低いこと。世代毎にプロセス技術はリニアに70%台に微細化しているため、チップ面積は、理論上は各世代毎に7x%の2乗の約50%に低減しなければおかしい。しかし、Cell B.E.の場合はそうなっていない。このことは、PlayStation 2(PS2)のCPUである「Emotion Engine」のシュリンクと比較してみるとよくわかる。

　Emotion Engineは250nm(0.25μｍ)で約240平方mmで登場した。その後、180nm(0.18μｍ)版で約110平方mmに、ハーフ世代の150nm(0.15μｍ)版で約73平方mmにシュリンクした。最終的に、90nmプロセスではGPUである「Graphics Synthesizer」と統合され86平方mmのダイとなった。初代の250nm版と比較すると、180nm版で46%に、150nm版で30%に、90nm版ではGSと合わせた比率で約17%にシュリンクしている。

Cell B.E.とEmotion Engineのシュリンク率の違い (※別ウィンドウで開きます) PDF版はこちら

　それに対して、Cell B.E.は初代の90nm版が235平方mmで、65nm版が175平方mm、今回の45nm版が115平方mm。初代Cell B.E.に対するシュリンク率は、65nm版が約74%、45nm版が約49%。EEが1世代のシュリンクで達成した1/2のダイサイズに、2世代かかってようやくたどりついた。

　CPUのコストのかなりの割合は、ダイサイズに依存する。そのため、EEの方が、プロセス移行によるコスト削減が顕著で、Cell B.E.はEEと比べると、コスト削減ではずっとスローペースということになる。もっとも、消費電力の低減によって、システムレベルでは排熱機構の簡素化などによるコストダウン効果が得られる。しかし、チップ自体の低コスト化はペースが遅い。ただし、これはCell B.E.だけの傾向ではなく、他のチップでも多く見られる。

●I/O部分が足を引っ張るチップシュリンク

　45nm版Cell B.E.では、シュリンク率が低いのには理由がある。ISSCCで発表を行なったIBMのOsamu Takahashi氏(IBM System & Technology Group)は、次のように説明している。まず、デジタル回路部分は、非常に良好にスケールダウンするという。メモリアレイも、シンプルにスケールするわけではないが、それなりの回路設計や最適化を行なえばスケールするという。問題はI/Oとアナログ回路部分で、これらの部分はあまりスケールしないという。

　これは、非常に普遍的な問題で、そのため、一般にプロセッサのI/O部分が大きくなるにつれて、プロセッサのシュリンクが効きにくくなりつつある。Cell B.E.のように、広帯域バスの先駆となったプロセッサでは、それはなおさらだ。

　I/Oエリアは、インターフェイスの信号線のためのC4バンプが一定のダイ面積を取る。I/Oでは、このC4バンプをチップエッジに沿って引き出しやすいように配置する必要があるため、一定のチップエッジ長を取る。C4バンプの数を減らすことはできないし、C4バンプ間のピッチをスケールすることも難しい。

　そのため、プロセスが微細化しても、I/Oを配置したエッジ長を短くすることは難しい。ISSCCでは、I/OのC4バンプが、事実上、チップの寸法を規定していると説明された。Cell B.E.が採用したRambusの2つのインターフェイス、XDR DRAMインターフェイスとFlexIOは、どちらもエッジ長当たりの帯域が極めて高い。しかし、それでも一定のエッジ長は必要とする。

　45nmプロセス版のCell B.E.を見ると、CPUコアはそれぞれかなり小さくなっていることがわかる。90nmや65nmでは長方形だったCell B.E.が、45nmでは寸詰まりとなっており、I/Oエッジ方向だけがシュリンクしていない。その結果、90nm版や65nm版ではチップにCPUコアがぎちぎちに詰め込まれていたのが、45nm版ではCPUコアの上下に余裕ができている。ISSCCでは、この上下の空白が、コアがスケールしてもI/Oがスケールしないために生じたエリアだと説明された。I/Oにひきずられてチップのエッジ長が決まっているために、実は45nm版Cell B.E.のダイには、ムダな部分が生じているわけだ。

Cell B.E.45nmのシュリンク (※別ウィンドウで開きます) PDF版はこちら

　そのため、45nm版Cell B.E.は、CPUの設計を最適化すればチップサイズを小さくするチャンスがあると推定される。Cell B.E.は、長いエッジはI/Oに使わず、短いエッジをI/Oに使っている。これは、SPE(Synergistic Processor Element)の数の増減をできるように配慮したためかもしれないが、そのことが、45nm版のムダの原因になっている。

　今回の45nmのCell B.E.は、基本的な配置はそのままで縮小している。45nmプロセスへの移行に当たっては、「Migration Assistant Shape Handler (MASH)」と呼ぶツールを用意、できる限り自動設計化を行なったという。また、Cell B.E.の場合は、タイミングクリティカルなゲームが主要アプリケーションであるため、サイクル単位でのCPUのビヘイビアを保つため、ロジックも同一に保ったという。

□ISSCCのホームページ(英文)
http://www.isscc.org/isscc/
□関連記事
【2月4日】【ISSCC】低消費プロセッサと低コスト不揮発性メモリ
http://pc.watch.impress.co.jp/docs/2008/0204/isscc01.htm
【2007年11月12日】新型PS3ハードウェアレポート
http://pc.watch.impress.co.jp/docs/2007/1112/ps3_2.htm
【2007年10月18日】ソニー、「Cell」製造施設の売却で東芝と基本合意
http://pc.watch.impress.co.jp/docs/2007/1018/sony.htm
【2007年2月16日】【海外】6GHz動作を視野に入れる65nmプロセス版のCell B.E.
http://pc.watch.impress.co.jp/docs/2007/0216/kaigai338.htm

□バックナンバー

(2008年2月6日)

[Reported by 後藤 弘茂(Hiroshige Goto)]