後藤弘茂のWeekly海外ニュース
Intel「第8世代Core」に見る、微細化準備が整っても、製品を移行させない/させたくない理由
2017年8月21日 16:01
14nmプロセスの第8世代Core
Intelが新世代のCPU「第8世代Core」ファミリを発表した。従来の「Kaby Lake」の後継となるプロセッサだ。最初に投入されるのは、TDP(Thermal Design Power:熱設計消費電力)が15Wの「U-Series」だが、デスクトップから高性能ノートまで、全ラインナップでファミリとして投入される。
今回発表の第8世代Coreの製造プロセスは、Kaby Lakeと同じ「14+」。「14++」ではないとIntelは説明する。Coffee Lakeは、もともとのプランでは来年(2018年)投入される見込みで、14++になると予想されていた。しかし、フタを開けたら、少なくとも最初の第8世代はKaby Lakeと同じ14+で、3四半期ほど前倒しされての発表となった。現時点なら14+しか選択肢がないことになる。
今回の第8世代Coreラインナップのポイントは最大40%の性能向上。同じプロセス技術でどうやって性能を引き上げるのか。Intelはそのために、CPUコア数を増やした。従来は2コアだったU-Seriesは4コアになり、CPUコア分の性能が上がる。今回は発表されていないが、4コアだったメインストリーム向けの高性能CPUは、6コアになる見込みだ。
IntelがこのタイミングでCPUコア数を増やすことができるのは、製造面の変化だ。14nmプロセスは成熟しラーニングカーブが高まっているはずで、コア数増加によるダイ面積の増大でもコスト的な影響が軽減される。また、PC向けCPUのダイエリアはこのところ縮小の一途を辿ってきたため、ダイ拡張の余裕がある。その一方で、Intelのファブの製造キャパシティは一定量あるため、ファブを埋めるためにもダイの拡張が容認できる。
10nmプロセスのCannon Lakeは
今回の第8世代Coreの発表で、疑問が持ち上がるのは、Intelの次々世代のCPU「Cannon Lake(キャノンレイク)」のスケジュールだ。IntelのCPUは、Cannon Lakeからようやく10nmプロセスになる。Cannon LakeはIntelのオリジナルの計画では昨年(2016年)登場するはずだった。しかし、現在の見込みでは今年(2017年)第4四半期に一部が発表、本格的な投入は来年(2018年)になる見込みだ。Intelの10nmチップは、後ろへ後ろへとずれてきている。
昔だったら、Intelの新プロセスチップの投入の遅れと聞けば、まず、新プロセス技術の歩留まりが疑われた。以前は、プロセスが微細化すれば、チップのダイ面積が小さくなり、その分製造コストが下がった。そのため、微細化できるようになれば、すぐに微細化するのがセオリーだった。そのため、微細化しないならば、製造上での問題が疑われた。
ところが、今のプロセス技術では、話はそう簡単ではない。微細化の準備が整っても、微細プロセスに製品を移行させない、あるいはさせたくない、という判断がありうる。また、プロセスが立ち上がっても、チップの物理設計に時間がかかる場合もありうる。何が問題になるのか。
最も大きな理由は、製造コストだ。複雑化した現在のプロセス技術では、微細化によってウェハの処理コストが上昇する。これは、露光工程が複雑になるため、マスク数や工程数が増えるためだ。とくに、16/14nm以降はこれが急増している。マスク数が増えれば、歩留まりの向上にも時間がかかる。つまり、プロセスを成熟させることも、以前より時間がかかる可能性がある。
Intel自身も、プロセスのコスト上昇は認めており、これは業界全体のトレンドだ。こうした状況にあるため、チップの設計をただ微細化プロセスに移すだけでは、ダイが小さくなっても製造コスト面での利点が薄い。これまでは、微細な新プロセスが利用可能になったら、すぐに移行しても、コスト面での元が取れた。しかし、いまはそう単純にはいかなくなってしまっている。
回路設計によって微細化を加速するIntel
しかし、Intelのスライドを見ると、ウェハ面積あたりのコストは上昇するのに、トランジスタ当たりのコストは低減を続けている。なぜなのか。それは、Intelが、より多くのトランジスタをチップに詰め込むことを可能にするからだ。通常なら、1プロセス世代微細化すると、約2倍のトランジスタを同じ面積のダイに載せることができるようになる。しかし、Intelは14nm→10nmでは約2.7倍の稠密化を実現するとしている。なぜこれが可能になるのか。
トランジスタの面積の指標となる「CPP(Contacted Poly Pitch)×MMP(Minimum Metal Pitch)」、すなわち、ゲートの間隔と最小の配線間隔の積で見ると、Intelの14nmプロセスは70×52nm、10nmプロセスは54×36nm、面積の比率では53%程度、約半分にしか縮小していない。どうしてこれで、3倍のトランジスタを積むことができるのか。
詳細は省くが、Intelは、基本的にはセルライブラリの回路設計を工夫することで、チップ面積あたりのトランジスタ数を増やしている。パワーレイルを取り去ったり、ダミーゲートをシングルにするといった設計だ。また、トランジスタ当たりのフィンの数も最適化している。このことは、チップの物理設計と最適化、検証により時間がかかる可能性を示している。
微細化では電力密度とダークシリコンも問題となる。トランジスタの電力消費が微細化に見合うだけ下がらないと、電力密度が上がり、チップ上でアクティブにできる面積が減ってしまう。そのため、Intelをはじめ、各半導体メーカーは、いずれもプロセスの微細化にあたって、性能向上よりも電力削減にフォーカスした開発を行なっている。
かつては、プロセスを微細化することは、性能/動作周波数の向上につながっていた。しかし、現在は新プロセスの焦点が電力削減にあるため、微細化によって必ずしも性能は向上しない。Intelのプロセスで言えば、トランジスタあたりの性能では、10nmよりも拡張版14nmの14++プロセスの方が高くなる。言い換えれば、性能面でも微細化の意義が薄くなっている。
こうした技術背景があるため、Intelにとってプロセスの微細化を急ぐ意味は以前よりはるかに薄れている。つまり、現在のプロセス技術の状況では、10nmのCannon Lakeを急いでも、あまりうまみがない。また、ロードマップでは、IntelのCannon Lakeは、14nmのCoffee Lakeとしばらく併存するが、この理由も同様だ。
ほかのファウンダリとのプロセス技術の違い
とはいえ、ほかの半導体メーカーを見ると、今年から10nmのチップを順調に送り出しているように見える。SamsungもTSMCも、すでに10nmチップを出しており、来月と見られる次世代iPhoneもTSMCの10nmプロセスだと言われている。10nmプロセスをスキップするGLOBALFOUNDRIESを除けば、10nmの製品出荷はそれなりに順調に進んでいて、Intelが一歩遅れているように見える。
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これは、Intelとほかのファウンダリで、プロセスのノード名とフィーチャサイズにずれがあるからだ。簡単に言えば、Intelのプロセスの方がサイズが小さく、立ち上げが難しい。比較すると上の図のようになる。ファウンダリの20nmは、ちょうどIntelの22nmと14nmの間のサイズだった。ところが、16/14nmからズレ始める。ファウンダリの10nmは、Intelの14nmと10nmの間のサイズとなっている。この関係を簡易にしたのが下の図だ。
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Intelの10nmは実質ほかのファウンダリの非EUV版7nmプロセス相当のサイズで、それだけ量産立ち上げのハードルが高い。むしろ、Intelはファウンダリ各社より先を行っている。Intelはフィーチャサイズを毎世代約半分に縮小しており、Intelのノードの数字がもっともフィーチャサイズの比率に忠実となっている。
現在、Intel以外のファウンダリはプロセスのフィーチャサイズの縮小をある程度緩めることで、プロセスの微細化をスピードアップしている。大まかなロードマップは以下のようになる。ファウンダリの7nmのポイントは、液浸露光版とEUV版の2バージョンがあることで、そのため、微細化のステップが1段増えている。EUVでのチップの製造は、リスク生産が来年(2018年)、ボリューム量産が2019年の見込みで、そこで、EUVを使うロジックプロセスの足並みが揃う見込みだ。
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こうしてみると、Intelは10nmプロセス世代も長く続くことが予想される。すでに、Cannon Lakeの次の「Ice Lake(アイスレイク)」も準備に入っているが、プロセス世代毎に3～4世代のCPUが交替するのが今後のIntelのトレンドとなりそうだ。