●従来のPCと異なるシステム構成

　アーキテクチャが明らかになってきたHammer。では、その実際のシステムはどうなるのだろう。10月のMicroprocessor Forumでは、システム構成も示された。

　まず最初が1Wayのシステム構成。Microprocessor Forumでは1wayでは下の「ClawHammer 1CPUシステム推定図」のような構成が示された。Hammerは、メインメモリのDRAMインターフェイスがCPU側にあり、システムバスがHyperTransportになっている。そのため、従来のPCとはシステム構成が変わる。PCでは、バリューPC向けのグラフィックス統合のシステムで、特に構成が変わる。これについては、またあとで詳しく説明したい。

　それから、前回のレポートで説明した通り、Hammerのシステムバス部分に関しては図ではHyperTransport「16/16」(上り16bit/下り16bitの合計32bitのバス)となっている。しかし、実際には、その半分の「8/8」(片方向8bitづつ)を採用する計画のチップセットベンダーがある。「16/16のインプリメントは技術的にも大変でコストもかかる。だから8/8で最初はインプリメントする。16/16はハイエンドシステムだけだろう」とあるチップセットベンダーは説明していた。AMD自身のチップセットは16/16をインプリメントする可能性が高いが、少なくともサードパーティチップセットの中には8/8のケースがあるわけだ。そうすると、Hammer側も8/8に対応していることになる。

　その右の「ClawHammer 2CPUレディサーバー推定図」は、AMDが7月のPlatform Conferenceで示した構成。ClawHammerでエントリレベルのサーバーを構成した場合で、2つ目のCPUはオプションとなる。そのため、I/O関係は全て最初のClawHammerの下にぶら下がる。

　次は2CPUシステムの図。左の「ClawHammer 2CPUワークステーション推定図」はMicroprocessor Forumで示された構成例をベースにしている。最初から2プロセッサを搭載するため、I/Oは2つのプロセッサに分散して接続される。このプロセッサは、HyperTransportのポート数がおそらく2つしか持たないと推定されるClawHammerの方だと推測される。

　右の「SledgeHammer 2CPUレディワークステーション推定図」は、Platform Conferenceで示されたシステム。特徴は、1つ目のプロセッサが2つのHyperTransportでI/OとAGPを接続している点。SledgeHammerは3つのHyperTransportを持つと推測されるため、こうした構成が可能になる。

●グルーレスの8CPU構成が示されたHammer

　次の「SledgeHammer 4CPUシステム推定図」はMicroprocessor Forumで示されたもの。SledgeHammerの3つのHyperTransportのうち、2つは隣りのプロセッサとの接続に使われる。残りの1つがI/O接続用だ。各プロセッサはHyperTransport 16/16で6.4GB/secの帯域で接続される。そのため、3.2GB/secの帯域を4プロセッサで共有するXeonより帯域では有利になる。

　ちなみに、HammerはDRAMインターフェイスを統合しているため、メインメモリは各プロセッサノードに物理的に分散している。そのため、Hammerシステムでは各ノードに物理的に分散されたメモリを、仮想的に単一のメモリプールとして扱えるようにするトポロジ「NUMA(Non-uniform memory access)」を取る。そのため、HammerのHyperTransportは、メモリのコヒーレント(一貫性)を取るためのプロトコルをHyperTransportに加えた「Coherent HyperTransport」となっている。また、このクラスの構成になると、メモリはDDRデュアルチャネル構成を取るとようだ。

　右の「SledgeHammer 8CPUシステム推定図」も、Microprocessor Forumで示された。見ての通り、メッシュの中央部分にある4つのプロセッサは、3つのHyperTransportを全て隣のプロセッサとの接続に使っている。Intelシステムは、帯域共有のアーキテクチャであるため、4プロセッサ以上の構成ではスイッチチップを使わなくてはならない。しかし、Hammerでは8プロセッサまでグルーレスで構成ができる。8プロセッサ以上の構成がグルーレスでできるかどうかは公表されていない。

　通常、こうした「疎結合」のマルチプロセッサ構成だと、プロセッサノード数が多くなるにつれてプロセッサ間のトラフィックが増えて行き、ある規模まで行くと性能が上がらなくなる。Hammerアーキテクチャでは、その限界が8プロセッサなのか、それとももっと高いのかはまだ明らかにされていない。ただ、限界があると言っても、HyperTransportスイッチを使ってクラスタ同士を接続することができるため、その限界以上の大規模構成ができないという意味ではない。グルーレスで可能なマルチプロセッサ構成に限界があるというだけの話だ。

●AMDは2段階のグラフィックス統合チップセットデザインを推奨

　Hammerアーキテクチャの場合、バリューPC向けのグラフィックス統合チップセットが従来と大きく変わる。これは、Hammerの場合、メインメモリのDRAMインターフェイスが、チップセット側ではなくCPU側にあるためだ。チップセットサイドにグラフィックスを統合した場合、HammerのFSB(フロントサイドバス)であるHyperTransportを経由して、CPU側のメモリにアクセスしなければならない。

　この場合は、まずアクセスレイテンシが問題になる可能性がある。また、以前のレポートで説明したように、チップセット側が8/8のHyperTransportしかインプリメントしておらず、転送レートも低かった場合には、帯域も問題になる。もうひとつの選択肢は、チップセット側にもメモリインターフェイスを用意して、ビデオメモリ用にDRAMを接続することだ。しかし、こちらはDRAMチップと配線が必要になるため、グラフィックス統合チップセットの特徴であるコストと実装面積の削減効果が薄くなってしまう。

　そこで、AMDはHammerでは従来とは異なるグラフィックス統合ソリューションを想定しているらしい。あるチップセットベンダーは「AMDは段階的なグラフィックス統合チップセットの推奨デザインを提示している」という。「Hammer用グラフィックス統合チップセットの推定構成図」で示したのが、そのデザインの想定図だ。

　それによると、最初のステップでは、グラフィックス統合チップセット側にもDRAMインターフェイスを設け、ある程度の容量&帯域のメモリを接続できるようにする。そして、このチップセット側メモリに頻繁なアクセスが必要なデータを配置、頻繁なアクセスの必要のないデータはCPU側のメモリに置く半共有メモリシステムになるという。グラフィックスコアがCPU側メモリにあるデータを必要な時は、HammerのHyperTransportを経由してアクセスする仕組みだ。

　これなら、Hammerのシステムバス(HyperTransport)の帯域はあまり食わずに、大容量のグラフィックスデータをメモリに展開できる。その一方、チップセット側のメモリ容量&帯域も少なくて済む。例えば、32bitインターフェイスでx32の256Mbit DDRメモリチップ1個を配置する構成でいいかもしれない。

●バス帯域とレイテンシが問題に

　だが、次のステップでは、AMDはCPU側のメモリに全てのグラフィックスデータを置く構成を推奨しているという。この場合、チップセットのシステムバス側が8/8で転送レートも低いと、グラフィックスのメモリアクセスでCPUのバス帯域が食われ、システム全体の性能が落ちてしまう。そのため、この場合はシステムバスは16/16に拡大することを前提としているらしい。16/16なら最大で6.4GB/secなので、帯域は問題なくなるはずだ。

　もっともこの場合も問題はある。「もっとも重要なのはレイテンシだ。帯域が十分に広くても、レイテンシの問題は残る。それを解決するのがK8(Hammer)チップセットの技術的な課題」だとあるチップセットメーカーは指摘する。

　それに対して、AMD側は、HammerのDRAMアクセスが速いため問題はないと言う。確かに、従来のアーキテクチャでCPUがチップセット側メモリにアクセスする場合より、HammerアーキテクチャでチップセットがCPU側メモリにアクセスする方が有利だ。しかし、それでもチップセット側に直づけにした場合と比べると、レイテンシは必ず長くなる。またグラフィックスは、CPUのような大容量のL2キャッシュを通常搭載しない(しても効果が出ないデータが多い)。そのため、グラフィックス統合チップセットが、Hammerに必要となる頃(つまり、バリューに持ってくる時)には、グラフィックスアーキテクチャでレイテンシの問題について特に対応する必要が出てくる可能性がある。

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(2001年11月12日)

[Reported by 後藤 弘茂]