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●デュアルCPUコアをアーキテクチャ上サポート
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| Hammerのノースブリッジ機能 |
Hammerのノースブリッジ回りの機能を解説したのが「Hammerのノースブリッジ機能」の図だ。見てもわかる通り、ここには2つのCPUのプライオリティをコントロールするAPICがあり、「System Request Queue(SRQ)」には2つ目のCPUのためのポートがある。最初のHammerは、おそらくシングルCPUコアだと想像されるが、アーキテクチャ的には初めからCMP対応ということになる。実際にはMicroprocessor Forum(MPF)ではCMP構成時のブロックは示されなかった。そのため、2つのCPUコアのキャッシュ構成(共有キャッシュを持つのかどうか)などのインプリメンテーションの実際はまだわからない。
HammerではCPUコアは、24エントリのコマンドキューを持つSRQに接続される。このSRQとメモリコントローラ(MCT)、そしてFSB(フロントサイドバス)であるHyperTransportとはクロスバー(XBER)でスイッチングを行なう。
MCTはDDRメモリのDRAMコントローラ(DCT)に接続されている。MCTとDCTに分離されたブロックになっているのは、DCTを2個内蔵できるようになっているためかもしれない。HammerのDRAMインターフェイスは64bit(シングルチャネル)または128bit(デュアルチャネル)対応になっているからだ。128bitサポートではMCTに2つのDCTを接続する構造なのかもしれない。基本アーキテクチャでは、クロスバーには1つのMCTが接続される仕様となっている。
●HammerもDDR IIへ向かう?
HammerのDCTはDDR200/266/333(PC1600/2100/2700)対応で、PC向けのUnbufferedとサーバー向けのRegisteredの両方をサポートする。サーバーに必要なChipKill機能もサポート、Registeredの場合には1チャネル4DIMM、2チャネルで8DIMMをサポートする。メモリ帯域は、1チャネルで最大2.7GB/sec、2チャネルで5.4GB/secとなる。
ある関係者によると、Unbufferedについては、Hammerは基本的にDDR333(PC2700)をターゲットにしているという。おそらくUnbufferedでDDR200/266はないだろう。ただし、Hammerが本格的に立ち上がる2003年以降は、デスクトップPC向けDRAMはDDR IIまたはDDR II+(現在討議されているDDR IIのADT的拡張仕様)へ向けてシフトを始めてしまう。これは、Intelが2003年のデスクトップPC向けチップセット「Springdale(スプリングデール)」でDDR IIメモリをサポートすると言い始めたからだ。DDRは333MHzまででJEDEC(メモリの規格策定団体)の仕様は打ち止めで、400MHzからはDDR IIになる。Hammerが最初に投入される市場のうち、ハイエンドPC&ワークステーションはDDR IIに2003年中盤から移行が始まると見られている。
そのため、一部のDRAMベンダーは、ほかのチップセットベンダーにも、2003年のチップセットはDDRとDDR IIの両対応にするように働きかけ始めたという。おそらく、Hammerも、最初の製品はDDRのみの対応だったとしても、すぐにDDR/DDR IIの両対応になるだろう。DCTをDDR/DDR II両対応にすることは比較的容易だからだ。
HammerのHyperTransportポートは3つでいずれも片方向16bit。つまり、送信16bit/受信16bitの「16/16」構成をサポートする。それぞれが直接クロスバーに接続され、各リンクごとに独立したバッファが用意される。
HyperTransportの帯域は1つの16/16リンクが6.4GB/secでピン当たりの転送レートは1,600MT/sec(1.6GT/sec)。これは、ベース800MHzでDDRで転送した時のレートに相当する。3つのHyperTransportリンクの帯域の合計は19.2GB/secとなる。システムバス帯域としては、Pentium 4/Xeon系の約6倍、Athlonの約9倍となる。
●HyperTransportホストブリッジは最初は8/8も
次の「Hammerの全体構造推定図」は、Hammerの各ブロックをもう少し引いて見た図だ。これを見ると、3つのHyperTransportのうち1つがI/Oと接続するHyperTransport-Host Bridge、あとの2つがCPU間接続のためのリンクであることがわかる。実際にマルチプロセッサ構成でどうなるかというと4wayでは次の「CPU With Integrated Northbridge」の図のようになる。これは、AMDが「Microprocessor Forum(MPF) 2001」で示した図だ。
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| Hammerの全体構造推定図 | 提供AMD、PDF形式 |
CPU間のリンクはI/O用のHyperTransportに、メモリのコヒーレント(一貫性)を取るためのプロトコルを加えたスーパーセットプロトコル「Coherent HyperTransport」になっている。HyperTransport-Host BridgeとI/Oチップ間はコヒーレント機能を持たない通常のHyperTransportプロトコルになっている。ただし、これが、HyperTransport-Host Bridgeに実際にコヒーレントプロトコルがインプリメントされていないことを示すかどうかはわからない。
あるチップセットベンダーによると、HyperTransport-Host Bridgeは16/16だけでなく8/8、片方向8bitづつの構成が取れるようになっているという。これは、16/16はインプリメントが大変だからで、PC向けでは8/8しかサポートしないチップセットも登場するという。つまり、チップセット側が8/8しかサポートしないため、システムバスが8/8になるケースがあるわけだ。AMDが7月のPlatform Conferenceで示した図でも、Host Bridgeのところには16/16と8/8の両方が示されており、この情報を裏付けている。
8/8で800MHzのDDRだった場合には帯域は3.2GB/secで、ちょうどPentium 4のFSBと同等になる。しかし、ほかのCPUと異なり、Hammerではメインメモリの帯域はシステムバスに考慮しなくてもすむため、Host Bridgeの帯域はフルにI/Oアクセス(とI/Oからのメモリアクセス)に使える。そう考えると、3.2GB/secでもPC用としてはまだオーバースペックだ。
そのため、最初はPC向けではクロックを落として帯域を下げ、インプリメントをさらに容易にする可能性もあるかもしれない。ピン当たり1,600MT/secは、RDRAM PC800の2倍の転送レートで、基板でのサポートは決して容易ではないからだ。もっとも、Hammerの場合はこの速度で結ぶのはCPUとチップセット間、つまり、2デバイス間のポイントツーポイント接続だけだ。その分は有利だ。
●実際のHammerの製品はどうなる?
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| Hammerファミリの違い想定図 |
一番上がデスクトップ&エントリワークステーション向けの「ClawHammer(クローハマー)」。ClawHammerはデュアルプロセッサまで対応なので、その場合、HyperTransportは2リンクしか必要ない。また、メモリもDDRデュアルチャネルまでは必要とされないと見られる。この2つを制限すると、パッケージのピン数を減らすことで、パッケージとソケットを低コスト化できる。ちなみに、HyperTransport 16/16は103ピンが必要となる。そのため、ClawHammerでもトータルでやはり4-500ピンクラスになると思われる。また、ClawHammerでは、L2キャッシュもそこそこの容量にとどめて、コストを抑えたいはずだ。そうすると、図のような比較的シンプルな構成になると推定される。
次に4way以上のマルチプロセッサ構成のSledgeHammer(スレッジハマー)。こちらは、CPU間接続のHyperTransportを2リンクのフル構成となり、MBクラスのL2キャッシュを搭載すると見られる。さらに、その下のCMP版Hammerとなると、図のように2CPUコアをダイに搭載するカタチになると思われる。次回は、Hammerのチップセットとシステム全体の構成をレポートしたい。
(2001年11月9日)
[Reported by 後藤 弘茂]