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CrusoeやC3といったプロセッサや最先端グラフィックスチップを製造する、TSMC(Taiwan Semiconductor Manufacturing Company)。世界最強のファウンダリ(半導体委託製造メーカー)に成長した同社で、先端プロセス技術のマーケティングを担当するDavid Sheng氏(Ph.D., Senior Director, Advanced Technology Product Marketing Div.)に、同社の技術と戦略をうかがった。
●大手半導体メーカーに0.18μmで追いついた
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| David Sheng氏 |
[Q] TSMCのプロセスロードマップは、今や半導体業界で最先端だ。最新プロセスの立ち上げでは、Intelと並び、半導体業界がまとめたプロセス技術ロードマップ「International Technology Roadmap for Semiconductors (ITRS)」の先を行っている。最先端プロセスを先行して開発するのには膨大なコストがかかるのに、どうして可能になったのか。
[Sheng氏] 当社はかつてはIDM(独立半導体メーカー)を追いかけていた。しかし、過去数年で追いつき、0.18μmプロセス以降は、当社は業界の最先端にいる。このポジションを維持するために、過去2年間で、当社のR&D投資は急増した。例えば、昨年は一昨年より倍増している。また、R&Dスタッフの数も昨年は倍増した。
これができるのは、ファウンダリがいいビジネスモデルだからだ。スケールエコノミで、ラーニングカーブが上昇することでコストダウンができる。また、最先端プロセス開発に必要なR&D投資をまかなうこともできる。フルスケールの12インチ(300mm)Fabを建造するには、最低でも60億ドルの収入がなければならない。こうした投資を続けられる企業は少ない。ファウンダリであることが、うまく働いている。
[Q] TSMCはプロセス開発専用の施設を持っていない。これも大きな特徴に見える。
[Sheng氏] もし、製造ラインとは異なる開発専用のラインを作ると、R&Dラインから製造ラインへと技術の移転をしなければならない。これは、開発サイクルタイムとコストを増やしてしまう。だから、当社はプロセス技術開発専用のラインを持っていない。製造Fabの中で次世代プロセス技術を開発する。これにより、R&Dのコストを抑え新技術の立ち上げを迅速に行なうことができる。
●0.10μmプロセスを来年立ち上げ
[Q] TSMCは0.10μmのプロセス技術を発表した。計画では来年後半から製造に入ることになっている。非常に早い。
[Sheng氏] そうだ。0.10μmでも業界の最先端を切っている。また、早いだけでなく、当社は0.10μmテクノロジで様々なオプションも迅速に提供する。まず、汎用技術としてASIC向けのGバージョン(CL010G)を最初に提供する。これは純粋に前世代の0.13μmプロセスよりも70%(リニア)にシュリンクしたバージョンだ。
次に、ハイスピードが必要な用途向けのHSバージョン(CL010HS)を提供する。これは、CPUやハイエンドグラフィックス、あるいはネットワークプロセッサ、DSPなどのためのものだ。
また、低消費電力が必要な用途にはLPバージョン(CL010LP)を提供する。これは、スタンバイ時の電流が低く、携帯電話やPDAといったロングバッテリライフが必要な製品に向けたものだ。当社は0.13μmのLPバージョン(CL013LP)で多くの顧客をつかんだ。顧客はこうした技術の採用に非常に熱心になっているため、ニーズは多いと考えている。
また、SoC(システムオンチップ)ソリューションも提供する。例えば、GとLPを同じチップに混載することができる。つまり、パフォーマンスが必要な部分にはGのトランジスタを使い、消費電力が重要な部分にはLPのトランジスタを使うことで、高性能と低消費電力を両立させることができる。例えば、リーク電流の少ない大容量メモリを欲しい場合は、メモリにLPのトランジスタを使い、ロジック部分にGのトランジスタを使うことができる。
これは一例で、この他にも様々なオプションを組み合わせることができる。エンベデッドSRAMやエンベデッドハイデンシティメモリ(HDM)、エンベデッドフラッシュ、ミスクドシグナル/RFも提供する。
[Q] これまでのプロセスでもこうしたオプションの提供をTSMCは行なってきた。しかし、0.13μmまではオプションは、最初のGバージョンよりもかなり遅れて提供されていた。ところが、0.10μmでは提供の間隔が非常に狭まっている。どうしてこんなことが可能になったのか。
[Sheng氏] これはどうやって(オプション開発)を実行するかの方法に依っている。もし、(プロセス開発の)計画段階でオプションモジュールをどうやって統合できるかをきちんと考えて計画すれば、デバイス開発の時間を短縮できると考えている。これまでは、それができなかった。できるだけ短期にオプションを提供するというのが、当社のゴールだ。
●12月からはさらに高速なHS+プロセスの製造を開始
[Q] TSMCはSoC(システムオンチップ)でスタンダードの位置を確立しつつある。それは、プロセス技術の提供だけでなく、IP(半導体のファンクションブロック)がTSMCに集まるようになってきたからだ。
[Sheng氏] TSMCは、当社の0.10μm技術を、業界のスタンダードプラットフォームにしようとしてきた。そのために、日本、米国、ヨーロッパの大手半導体メーカーと提携してきた。彼らと、デバイスのターゲット、デバイスの特性、デザインルールを合わせている。そうすると、半導体メーカーは、当社のプロセス技術をベースに彼らのIP(半導体の機能ブロック)を開発すると、それを自社で製造するか、TSMCにファウンダリに出すかを選べるようになる。だから、当社は多くの半導体企業と提携を結ぶことができた。当社のカスタマベースも広がった。また、デザインルールを合わせる協議を通じて、当社も多くのフィードバックを彼らから得ており、それは当社の技術の競争力を高めている。
一方、IPベンダー、つまりIPライブラリ企業、メモリコンパイラ企業、EDA企業は、彼らのIPを当社の技術に載せると、最大のカスタマベースを得られることになる。だから、彼らもIPを当社の技術をベースに開発することに積極的だ。つまり、当社の技術が、MicrosoftのWindowsのようなプラットフォームになりつつあるわけだ。
[Q] 先ほど、0.10μmプロセスでは、汎用のGバージョン、高性能のHSバージョン、低消費電力のLPバージョンを提供すると説明を受けた。しかし、0.13μmでは低消費電力かつ高パフォーマンスのLVバージョンがあった。TransmetaのCrusoeがこのプロセスを使っている。どうして0.10μmではLVバージョンがないのか。
[Sheng氏] 0.10μmでは、LVはHSに統合した。それは、HSも十分消費電力が低いため、この2つを分ける必要がないと判断したからだ。0.13μmでも、LV(CL013LV)とHS(CL013HS)はHS+バージョン(CL013HS+)で統合される。HS+はHSよりさらに10%も高速なハイパフォーマンスバージョンだ。
[Q] CL013HS+はいつから製造を始めるのか。
[Sheng氏] CL013HS+は12月からリスクプロダクション(ある程度の歩留まりでの量産)を開始する。リスクプロダクションでは、CPUやハイエンドグラフィックスが顧客だ。
[Q] VIAはC3をHS+プロセスでさらに高速化させると言っていた。HS+ならGHzプロセッサもできるだろう。
[Sheng氏] GHzは全然問題ではない。現行のCL013LV/HSでも、GHzは十分可能だ。ただ、もちろんそれはCPUのアーキテクチャによる。また、トータルでどれだけの歩留まりを望むかでも違ってくる。高クロック品が(1枚のウエーハから)少しだけ採れればいいのなら、GHzは簡単だが、そのあたりはマーケットが決めることだ。
●低消費電力&高パフォーマンスはマルチVt技術で解決
[Q] 高速CPUでは消費電力も大きな問題となる。特に、プロセスが微細化するとリーク電流が多くなる。これが0.13μmプロセス以降の大きな問題になりつつある。
[Sheng氏] 確かにこれは問題だ。しかし、当社は、リーク電流が多いがパフォーマンスの高いLow Vtトランジスタと、リーク電流は少ないがパフォーマンスがやや低いHigh Vtトランジスタを1つのチップに混載できる技術「マルチプルVt」を提供している。この技術の提供には、SPICEモデルなどを最適化する必要があり、大変だ。誰もが簡単にできるわけではない。
[Q] じつは、Intelも0.13μmでは同じような異なるVtのトランジスタを混載する技術を使っている。ところが、Intelの0.13μmプロセッサのリーク電流は非常に多い。C3を開発するCentaur Technologyは、同じ0.13μmでもTSMCの方がIntelよりリーク電流が少ないと言っている。これはどうしてなのか。
[Sheng氏] IntelはCPUにフォーカスしており、トランジスタのパフォーマンスを上げることをファーストプライオリティにしている。彼らはこの分野では疑いもなくリーダーだ。しかし、トランジスタのリーク電流量とパフォーマンスは、トレードオフの関係にある。これは、トランジスタの物理的な制約であり、両方(低リーク電流と高パフォーマンス)を同時に得ることは誰にもできない。IntelもTSMCも、結局はそのトランジスタの物理的な制約の中で一生懸命やっているだけだ。だから、どうしてもパフォーマンスとリーク電流のトレードオフをしなければならない時がある。
当社の場合、典型的なカスタマは、2GHzといったハイエンドは求めていない。彼らは、ミッドパフォーマンスの製品、つまり、リーク電流が少なく比較的速いトランジスタを求めている。当社はそうしたニーズに合わせた技術を提供している。それに対して、Intelはトランジスタパフォーマンスを上げる方にプッシュしており、その結果としてリーキーなトランジスタになったと思う。それが違いだろう。彼らの技術力は非常に高いので、技術力の問題ではない。
[Q] VIAの0.13μm版C3(Ezra)は、0.15μm版(Samuel2)とダイサイズ(半導体本体の面積)が変わらない。Centaur Technology(C3の開発会社)は、TSMCはC3のためにカスタマイズしたプロセスを用意したと言っている。
[Sheng氏] 特定の顧客の製品については答えられない。しかし、ジェネラルに言うなら、これは、タイムツーマーケットタイプの問題だ。もし、顧客が既存のデザインを使って、パフォーマンスを上げたいと望むなら、当社はそれに応える。例えば、フロントエンド(トランジスタ)を変えても、バックエンド(配線層)を変える必要はない。つまり、ダイサイズを変える必要もない。これは、オプションだ。こうしたオファーができる点も、当社の技術のフレキシビリティを示すものだと思っている。
(明日の後編へ続く)
(2001年11月7日)
[Reported by 後藤 弘茂]