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●CPUアーキテクチャが新しい時代に突入
Intelが、10年に1度の根本的なCPUアーキテクチャの変革を始めた。「スレッドレベルパラレリズム(TLP:Thread-Level Parallelism)」テクノロジをIA-32(x86)/IA-64 CPUに採用、これまでのCPUの性能/クロックの壁をうち破る。
「過去10年は、CPUのパラレリズム(並列実行度)を命令セットレベルで引き上げようとしてきた。だが、これからは別なレベルで上げることを考えている。それがスレッドレベルパラレリズム(TLP)だ」と、IntelのJustin Rattner氏(Intel Fellow, Director of Microprocessor Research Labs)は説明する。Microprocessor Research Labs(MRL)は、IntelのCPUアーキテクチャ開発の総本山。つまり、Intelの将来CPUの最上流の研究を統括する人物自身が、TLPがCPUアーキテクチャのパラダイムシフトになると説明しているのだ。
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| Justin Rattner氏 | Justin Rattner氏が示したCPUアーキテクチャトレンド |
TLPについては、以前、2月のコラム「IntelはマルチスレッドCPUへと向かう--Intel、ゲルシンガーCTOのISSCC講演」でレポートしたので、詳細は省く。この時のレポートでも説明したように、Intelは、しばらく前からTLP採用を明確に打ち出し始めていたが、これまではTLP採用の具体的な方針を見せることがなかった。ところが、今回のIDFでは、TLPをインプリメントした最初のCPU「Xeon MP」を発表、いきなり、実際のシリコンレベルでTLP採用を見せた。急展開と言っていい状況だ。
もっとも、来年登場するこのXeon MPに採用されたTLP技術「Jackson Technology」は、Intelの考えるTLPの、まだごく初期の段階のものだ。性能向上の幅も、向上できるアプリケーションも限られているからだ。じつは、Intelは、もっとアグレッシブなTLPのインプリメントも考えている。また、IntelはIA-32系CPUだけでなくIA-64でもTLPの採用を考えている。IntelのLisa Hambrick氏(Director, Enterprise Processor Marketing)は「Hyper-Threading(Intelの現在のTLP技術)は、今のところはIA-32アーキテクチャのものだ。しかし、Itaniumでも採用のプラン自体は持っている。ただし、多少違うものになるだろう」と言う。
今後、IntelのCPUアーキテクチャの焦点は、TLP技術の開発に移ってゆくようだ。
●IA-32(x86)が永続する
この、TLPの採用で、IntelのCPU戦略は根底から変わる。いや、本当はIntel内部ではすでに変わっていたのだが、IDFでの一連の説明でそれが明確になった。ポイントは以下の2つだ。
・IA-32(x86)が永続(この業界では20年程度を指す)する
・CPUのテーマが性能(GHz)の向上から効率(パフォーマンス/GHz)の向上へと移る
まず、1番目だが、IA-32(x86)は今後も発展し続ける。それは、TLPをうまく使えば、最終的には既存のIA-32ベースのデスクトップアプリケーションでも、クロック当たりの性能が飛躍的に向上する可能性がある(投機マルチスレッディングやダイナミックスレッドクリエイションの採用が必要)からだ。
Intelは、これまでIA-32(x86)の命令セットアーキテクチャでは、1サイクルで実行できる命令数(instruction per cycle:IPC)を2.2命令/サイクル以上に高めることができないと言っていた。それが、新命令セットアーキテクチャIA-64開発の最大の理由だった。だが、TLPによって、2.2命令/サイクル以上にできるなら、PCのIA-64への移行を推進する理由はなくなる。つまり、Intelが数年前まで描いていたPC向けCPUの「IA-32→IA-64」という進化論は、TLPの採用で完全に消え去ることになる。実際には、この図式はすでに数年前から崩れていたのだが、これで決定的になったと言っていい。
実際、Intel幹部も現在はIA-32が永続すると言っている。例えば、アナンド・チャンドラシーカ(Anand Chandrasekher)インテル・アーキテクチャ事業本部副社長兼マーケティング統括本部ディレクタは、6月のインタビューで「IA-32アーキテクチャは、クライアントでの命令セットのチョイスとして、少なくともあと20年は残る」、「実際に我々は、(Pentium 4のあと)デスクトップCPUだけでも3つのメジャーなアーキテクチャ開発を行なっている」と語っている。3世代、つまり、“Pentium 5/6/7”までが現在開発中ということで、今後10年分のIA-32はすでに用意を始めていることになる。そして、おそらく、今後のIA-32 CPUはTLPを実装するようになるだろう。
もちろん、IA-64もTLPによって性能はさらに向上できる。IA-64のような命令セットレベルで並列化するインストラクションレベルパラレリズム(Instruction-Level Parallelism:ILP)では、IPCの限界は5.x命令/サイクル(MRLの研究結果)と言われているが、TLPを組み合わせることで、それを超えることができるだろう。ただし、IA-32の性能が底上げされることで、IA-64=ハイエンドサーバー&ワークステーション vs IA-32=PCから下という棲み分けが今後もずっと続くことになりそうだ。
●CPUは性能から効率の時代へ
TLPによって、CPUのテーマは性能(GHz)の向上から効率(パフォーマンス/GHz)の向上へと移る。これまで、CPUはダイサイズ(半導体本体の面積)を2～3倍に増やしても、パフォーマンスは1.5～1.7倍にしか上がらなかった。ダイサイズとパフォーマンスの関係は、およそダイサイズの平方根分の増加にしかならない。ものすごく、非効率な性能の上げ方をしてきたわけだ。
Intelのパット・ゲルシンガー副社長兼CTO(Intel Architecture Group)は、これを「ポラック(Pollack)の法則」と呼んでいた。この法則を発表したのが、Rattner氏の前任者だったFred Pollack氏(Intel Fellow,Director, Intel Architecture Strategic Planning, Intel Architecture Group)だったからだ。
しかし、ダイサイズ=トランジスタ数の増加は消費電力の増加をもたらす。微細化によってダイサイズを減らしても、消費電力は同じ比率では減らないため今度は電力密度(Power Density)の増大という解決の難しい問題も招いてしまう。つまり、CPUが熱く燃えやすくなってしまったのだ。
だが、CPUの熱は、もう対応できる限界に近づいている。そのため、CPUメーカーは、効率(パフォーマンス/GHz)の向上を目指さなくてはならなくなってしまった。これは、0.13μm以降の世代のCPUが必ず解決しなければならない必須の課題だと言っていい。
TLPはそのためにも必要な技術だ。というのは、TLPによってCPUのリソースを効率よく働かせることができるようになるからだ。今年2月に、ゲルシンガー氏は、Intel内部でのTLPの研究結果の一部を発表。5～10%のロジックを加えることで、CPUのスループットが20～40%向上すると説明していた。これは、おそらくXeon MPを指すと思われる。Xeon MPは、TLPを使わない時と比べてアプリケーションによっては30%程度性能が向上し、しかもダイサイズの増加は非常に小さい、と説明されているからだ。
つまり、TLP技術を使うことで、ポラックの法則を破る、高効率の性能向上ができるようになる。その結果、性能当たりの消費電力を下げることができる(TDPが下がる、平均消費電力は上がる)ようになるというわけだ。
TLP路線への転換。今回のIDFは、IntelにとってCPUアーキテクチャ変革の節目となった。Intelは、今年に入ってからTLP関連の研究を次々に発表しており、将来のTLPプロセッサの大まかな方向性も見えつつある。また、これにより、TLP技術の開発で進んでいたAlphaプロセッサ技術の買収も大きな意味を持ち始めた。このあたりは、また改めてレポートしたい。
このほか、今回のIDFでは、昨日レポートした3GIOの技術概要も明らかになった。これは明日レポートする予定だ。
【2月8日】【海外】IntelはマルチスレッドCPUへと向かう
http://pc.watch.impress.co.jp/docs/article/20010208/kaigai02.htm
(2001年8月29日)
[Reported by 後藤 弘茂]