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【VLSI 2008レポート】

IBMグループ、32nmのHigh-k/メタルゲート技術を公表

IBMグループが今回発表した半導体製造技術の概要と、TSMC/Intelが最近公表した半導体製造技術の概要。IBMグループとTSMCは低消費電力版、Intelは高性能版の技術であることに注意されたい

2008 Symposium on VLSI Technology
会期:6月17~19日(現地時間)

2008 Symposium on VLSI Circuits
会期:6月18~20日(現地時間)

会場:米国ハワイ州ホノルル市
   Hilton Hawaiian Village



 米IBMを中心とする次世代半導体製造技術の研究開発グループは、32nmのHigh-k/メタルゲートトランジスタ技術を開発し、その概要をVLSI 2008で公表した(X.Chenほか、VLSI Technology、講演番号9.2)。IBMとFreescale Semiconductor、Chartered Semiconductor Manufacturing、Infineon Technologies、Samsung Electronics、東芝、STMicroelectronicsによる共同発表である(東芝とSTMicroelectronicsの企業名は講演スライドだけで、講演論文には書かれていない)。

 量産を想定した32nmの半導体製造技術は2007年12月にTSMCが概要を発表しており、このときは既存のCMOSを改良した技術だった。High-k/メタルゲート技術としては、2007年12月にIntelが概要を45nm向け量産技術として発表済みである。しかし、量産を想定した32nmのHigh-k/メタルゲート技術を公表するのは、今回のIBMグループが初めてだとみられる。

試作したトランジスタの断面をTEM(透過型電子顕微鏡)で観察した像。ゲート長は30nm 多層配線を形成したSRAMの断面をSEM(走査型電子顕微鏡)で観察した像

 最近の半導体技術は、高性能版と低消費電力版を明確に作り分けるのが普通になっている。IBMグループが発表したのは、低消費電力版の半導体技術である。

 High-k/メタルゲートの導入は、消費電力を低く抑えながら、トランジスタの性能を引き出すのが狙い。トランジスタのオフ電流を1nA/μm(電源電圧1.1V)と低消費電力版CMOSと同等に抑えつつ、駆動電流をnチャンネルトランジスタが1,000μA/μm、pチャンネルトランジスタが575μA/μmとTSMCの低消費電力版32nm技術に比べると大きく高めている。

 IBMグループのHigh-k/メタルゲート技術とIntelのHigh-k/メタルゲート技術の大きな違いは、メタルゲート(金属ゲート)を形成するプロセスの順序にある。IBMグループは金属ゲートをフロントエンドプロセスの初めに形成するのに対し、Intelは金属ゲートをフロントエンドプロセスの後半に形成する。このことから、IBMグループが金属ゲートに採用した材料はIntelが採用したものとまったく違い、材料の耐熱性がIntelの金属ゲートよりも高くなっていることが分かる。

 またIBMグループが開発したHigh-k/メタルゲート技術の方が、プロセスの手順が既存のCMOSプロセスに近い。ゲート電極とゲート側壁絶縁膜をマスクとした自己整合型プロセス(セルフアラインプロセス)になっており、製造コストを下げやすい。IBMグループは、開発したHigh-k/メタルゲートトランジスタ技術の製造コストは既存のゲート酸化窒化膜/多結晶シリコン系ゲートCMOS技術に比べ、全体で増えたのは3%未満に過ぎないと述べている。

 リソグラフィ技術は光波長193nm(ArFレーザー)の液浸リソグラフィである。光学系の開口数(NA)は1.35とかなり高い(論文ではNAが1.2と表記していたが、講演スライドでは1.35となっていた)。

 多層配線技術は6~11層の銅金属配線、比誘電率が2.4の低誘電率(low-k)絶縁膜である。銅配線の基本ピッチは100nmで、抵抗値を下げた130nmピッチの配線と200nmピッチの配線も用意する。

 試作したSRAMセルの大きさは0.626×0.252μmである。SRAMセルの静特性を評価したときの雑音余裕(SNM:Static Noise Margin)は250mVと十分大きい。またnチャンネルとpチャンネルの両方のトランジスタで、10年以上の寿命(バイアス温度不安定性試験(BTIテスト)による寿命)を確認したという。

試作したSRAMセルのSEM(走査型電子顕微鏡)観察像 試作したSRAMセルの入出力電圧特性。静的雑音余裕(SNM)は250mV

□VLSI 2008のホームページ(英文)
http://www.vlsisymposium.org/index.html
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【2007年12月13日】【IEDM 2007】TSMC、32nmのCMOS技術で高密度なSRAMアレイを試作
http://pc.watch.impress.co.jp/docs/2007/1213/iedm05.htm
【2007年12月12日】【IEDM 2007】Intel、量産用45nmプロセスの詳細を公表
http://pc.watch.impress.co.jp/docs/2007/1212/iedm03.htm

(2008年6月20日)

[Reported by 福田昭]

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