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【IEDM 2007レポート】

TSMC、32nmのCMOS技術で高密度なSRAMアレイを試作

試作したSRAMチップのセルアレイ(電子顕微鏡観察像)。開口数(N.A.)が1.20のArF液浸リソグラフィとダブルパターニングによって製造した。セル面積は0.15平方μm。この写真はIEDM 2007の論文資料から抜粋した

会期:12月10〜12日(現地時間)

会場:米国ワシントンD.C.
    Hilton Washington and Towers



 世界最大の半導体製造請け負い(シリコンファウンドリ)企業である台湾TSMCは、開発中の32nm CMOS技術についてその一部をIEDM 2007で公表した(講演番号10.6)。公表したのは低消費電力版の32nmプロセスである。2MbitのSRAMテストチップを試作し、CMOSデバイスの性能を評価した。

 テストチップの試作に使用したリソグラフィ技術は、光波長193nm(ArFレーザー)の液浸リソグラフィとダブルパターニングである。ダブルパターニングとは、加工精度を上げるために1回のマスク工程に対して2回露光する方式である。加工精度は上がるものの、露光が2回必要なためにスループットは原理的には半分に低下してしまう。ただし現在のところはダブルパターニングが、ArFレーザーの液浸リソグラフィで32nm世代のデバイス製造に適用できる最も実用的な手法とされており、量産工程への適用を想定した時には、スループットの低下にどう対処するかが大きな課題となっている。

 試作したSRAMチップのメモリセル面積は0.15平方μmときわめて小さい。メモリセルをゆっくりと動かした時の雑音余裕は電源電圧が1.0Vの時に220mV、電源電圧が0.8Vとの時に200mVである。これは相当に良好な値で、リソグラフィさえなんとかなれば、CMOSデバイスはきちんと動くことを示した。

 MOSトランジスタのゲート絶縁膜厚は酸化膜換算で1.6nmである。リーク電流の低減を意識して厚めに確保していることが分かる。トランジスタのドレイン電流はnチャンネルMOSが700μA/μm、pチャンネルMOSが380μA/μm(いずれもオフ電流は1nA/μm、ゲート長30nm、電源電圧1.1Vでの値)。45nm世代に比べると、トランジスタの性能はぞれぞれ15%、30%ずつ向上したという。

 多層配線技術は8層の銅配線である。層間絶縁膜には比誘電率が2.5以下と低い低誘電率材料(Low-k)を採用した。配線寿命を示すエレクトロマイグレーション特性とストレスマイグレーション特性は両方とも良好な値を得ているという。

 TSMCはファウンドリ企業なので、開発したCMOSプロセスはデジタル回路だけでなく、高周波(RF)回路やアナログ回路などにも適用する。こういった回路への適用も考えてCMOSプロセスを評価した結果が披露された。

 nチャンネルMOS FETは、270GHzと高い周波数で動く。これはトランジション周波数fTの値である(電源電圧は1.1V)。配線層の組み合わせで作るキャパシタの容量密度は4層配線を使用した時に3.5fF/平方μm、7層配線を使用した時に6.0fF/平方μmだった。いずれも45nm世代よりも高い値を得た。

試作したSRAMメモリセルの入出力特性。かなりきれいな曲線が描かれている。この図面はIEDM 2007の論文資料から抜粋した 試作した32nm CMOSデバイスの断面(電子顕微鏡観察像)。MOS FETは多結晶シリコンゲートとゲート酸化窒化膜というオーソドックスな組み合わせである。浅い溝型素子分離、ひずみシリコンなどの技術を導入しているのも従来と変わらない。多結晶シリコンのピッチは100nm、コンタクトホールの直径は40nm。この写真はIEDM 2007の論文資料から抜粋した

●量産用45nm CMOSデバイスの詳細

 TSMCは2007年4月に、同年9月より45nmプロセスによるCMOSデバイスの量産を開始すると表明している。また2008年始めには、PC用高速デバイスの量産も始める予定である。今回のIEDM 2007でTSMCは、量産用45nm CMOSプロセスの詳細も明らかにした(講演番号10.1)。

 TSMCは45nm世代で初めて、液浸リソグラフィを量産に適用する。液浸リソグラフィの課題は欠陥密度の低減であり、45nmの精度を得るためには液浸露光かドライ露光かに関わらず、位置合わせ誤差(オーバーレイ誤差)の低減が欠かせない。講演の始めには、量産に向けて欠陥密度とオーバーレイ誤差を減らしていった軌跡が示された。欠陥密度は2007年の前半で大幅に減少し、オーバーレイ誤差は2007年第2四半期までの2年半におよそ6分の1に減少した。

 開発した45nm CMOSプロセスでTSMCは、32MbitのSRAMテストチップを試作してみせた。SRAMセルの面積は3種類あり、面積の削減(製造コストの削減)を重視するか、性能を重視するか、消費電力の低減を重視するかで使い分ける。高密度タイプが0.202平方μm、高性能タイプが0.324平方μm、低消費タイプが0.242平方μmである。

 MOS FET技術はバルクCMOSで、ゲート絶縁膜厚が酸化膜換算で1.25nm、絶縁膜は酸化窒化膜。ゲート電極とソース/ドレインにはニッケルシリサイドを適用してシート抵抗を下げている。またキャリアの移動度を高めるため、歪みシリコンを45nm世代でも採用した。nチャンネルMOSのチャンネル領域には(110)方位を採用してキャリアの移動度をさらに高めた。ゲート長は30nm。トランジスタのドレイン電流はnチャンネルMOSが1,200μA/μm、pチャンネルMOSが750μA/μm(いずれもオフ電流が100nA/μm、電源電圧が1V)。

45nm世代の量産に向けてリソグラフィ技術の完成度を高めた様子。左はオーバーレイ誤差の変化、右は欠陥密度の変化を示す。開口数(N.A.)が1.20で光波長が193nmの液浸リソグラフィ装置を使った。この図面はIEDM 2007の論文資料から抜粋した 試作したSRAMチップのセルアレイ(電子顕微鏡観察像)。セル面積は0.242平方μm。この写真はIEDM 2007の論文資料から抜粋した MOSトランジスタの断面構造。この図面はIEDM 2007の論文資料から抜粋した

□IEDM 2007のホームページ(英文)
http://www.his.com/~iedm/
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【12月10日】【IEDM】次世代不揮発性メモリの本命争いが激化
http://pc.watch.impress.co.jp/docs/2007/1210/iedm01.htm
【9月10日】TSMC、PC用高速45nm製品を2008年初頭に投入
http://pc.watch.impress.co.jp/docs/2007/0910/tsmc.htm
【4月13日】TSMC、45nmプロセスの量産を9月より開始
http://pc.watch.impress.co.jp/docs/2007/0413/tsmc.htm

(2007年12月13日)

[Reported by 福田昭]

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