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Intelの65nmプロセスでCPUの消費電力が下がる?




●デュアルコア化で最大のハードルはリーク電流の削減

 Intelは2005年後半に65nmプロセスのCPUを市場に投入する予定だ。おそらく、モバイルCPUではデュアル/シングルコアの「Yonah(ヨナ)」ファミリ、デスクトップCPUではシングルコアの「CederMill(シーダーミル)」が最初の65nm世代となる。Intelはデュアルコア化を急速に推し進めているため、最終的にはIntelの65nmプロセス世代CPUの大半はデュアルコアになると見られる。

 しかし、デュアルコア化にはチャレンジがある。それは、消費電力だ。デュアルコアへと移行するとCPUのトランジスタ数が増える。トランジスタ数とリーク(漏れ)電流は相関関係にあるため、リーク電流を抑えずにデュアルコア化すると、消費電力が跳ね上がってしまう。逆を言えば、Intelがデュアルコア路線を推進するためには、65nmプロセスでのリーク電流対策が必須と言える。

 この点では、90nmプロセスはさんざんだった。90nm版Pentium 4(Prescott:プレスコット)では、Intelは自身の予想を大きく超える消費電力=発熱に苦しんでいる。その結果、90nm世代でも、0.13μm世代の後半同様に、Intel CPUの動作周波数の向上は鈍化してしまっている。Intelは、90nmプロセスの立ち上げ自体は順調であることを強調するが、90nmプロセスでの問題は、歩留まり等にあるのではなく、リーク(漏れ)電流の劇的な増大といったプロセスの特性に関連する部分にある。

 Intelは、2000年頃からリーク電流の問題を盛んに指摘するようになった。しかし、プロセス技術開発はリードタイムが長いため、90nmプロセスではこの問題の解決が間に合わなかったようだ。Intelは、このあたりの見極めを誤った節がある。正確に言えば、半導体業界全体でこの問題への対処が遅れ、その結果、最先端を突っ走るIntelが、ブレーキが間に合わずに正面衝突してしまったわけだ。

 しかし、65nmプロセスではようやくブレーキが効き始める。Intelは、65nmプロセス技術では消費電力を下げることに注力。90nmプロセスよりも同パフォーマンスでリーク電流を大幅に抑えることができるという。つまり、65nmプロセスなら、消費電力を抑えながら高パフォーマンスを達成できるデュアルコアCPUを作れるということになる。Intelは、今回のIntel Developer Forum(IDF)で、そのためのメドが立ったことを明らかにした。

●65nmプロセスではリーク電流の削減に集中

 トランジスタは、ソース、ドレイン、ゲートの各領域間の電位差で動作する。ドレインに一定の電圧をかけた状態で、ゲート電極にかける電圧を上げて行くと、しきい電圧(Vt)を超えたところでソース-ドレイン間にチャネルが形成されて電流が流れ始める。トランジスタのスイッチングには一定の電圧差が必要であるため、供給電圧を下げるためにはしきい電圧を下げなければならない。しかし、しきい電圧を下げると、今度はリーク電流が増えてしまう。

 トランジスタのリーク電流は、ゲートリーク電流と呼ばれるゲート電極部分への漏れと、サブスレッショルードリーク電流またはオフステイトリーク電流と呼ばれるソース-ドレイン間の漏れの2種類がある。このどちらも、完全に対処するにはトランジスタの素材と構造を変えて行くしかない。しかし、それには時間がかかる。Intelのロードマップでは、45nmプロセスでゲートとチャネルの間のゲート絶縁膜を高誘電率(High-k)材料に変えてゲートリーク電流を大幅に減らし、その先のプロセスでトライゲートトランジスタへと構造を変えることでサブスレッショルドリーク電流にも抜本的に対策することになっている。つまり、問題はそれまでのプロセスということになる。

 Intelは65nmプロセスでは、(1)プロセス技術の改良、(2)回路設計技術の工夫の2つの方法でリーク電流を抑える。

 プロセス技術では、90nmプロセスで導入した歪みシリコン(Strained Silicon)を65nmではさらに改良する。歪みシリコンは、トランジスタ内部に歪みを生じさせて移動度を高める技術で、チャネルでの移動度を高める効果がある。Intelは歪みシリコンで、約30%パフォーマンスが向上したと説明している。

Intelの歪みシリコンテクノロジ 過去最高の欠陥密度の低下=歩留まり向上をなしとげた90nmプロセス 2004年後半には90nmプロセス製品の出荷が0.13μmプロセスを上回る
Intelのプロセス技術ロードマップ 65nmプロセスのトランジスタ

●歪みシリコンでリークを抑制

 下がIDFで示された図で、縦軸のリーク電流が一定でも横軸の駆動電流が大幅に増えていることがわかる。つまり、65nmプロセスなら、同じリーク電流でも移動度が高い分、90nmプロセスより性能を引き上げることができる。つまり、CederMillのような65nmのデスクトップCPUなら、消費電力のスタティック成分を増大させずに、パフォーマンスを引き上げることができるわけだ。90nmプロセスでの、CPUの周波数を上げられない手詰まり状態は、65nmプロセスである程度解消できることになる。

同じリーク電流で駆動電流が高い65nmプロセス 同じ駆動電流ならリーク電流が1/4になる65nmプロセス

 逆に、同じ性能なら、歪みシリコンによって、サブスレッショルドリーク電流を90nmプロセスの1/4に下げることができるという。これは、IntelがYonahの動作周波数をあまり引き上げず、デュアルコアによる性能向上へと傾く場合には、リーク電流を大きく抑制できることを意味している。その分、バッテリ駆動時間は延びることになる。

 実際には、歪みシリコン自体は、AMDなども採用している(ただし手法は多少異なる)。しかし、Intelは独自の手法(1軸にだけ引き延ばし/圧縮を行なう)によって、従来より大きな性能向上を達成したと主張する。つまり、Intelの歪みシリコンでは、駆動電流の増大が非常に大きいため、相対的にリークを抑えられるというわけだ。

 ちなみに、この図を見ると、同じ90nmプロセスでも、Intelが当初発表した時点と現在では、大幅に改善されていることがわかる。このことは、同じ90nmプロセスでも後発のデュアルコアの「Smithfield(スミスフィールド)」の方が、Prescottの最初の頃のリビジョンよりもトランジスタ当たりのリーク電流が少ないことを示唆している。

 Intelは、65nmプロセスで、ゲートリーク電流も抑制する。ゲートリーク電流が増える原因のひとつは、トランジスタが小さくなりすぎてゲート絶縁膜が薄くなるためだ。そこで、Intelは65nmプロセスのゲート絶縁膜は、90nmプロセスと同じ1.2nmに保つ。つまり、薄膜化に歯止めをかけることで、ゲートリーク電流の増大を抑える。

 しかし、絶縁膜の誘電率を高めずに膜厚を保つとさまざまな問題が発生してしまう。基本的には、トランジスタ性能を維持しようとすると、駆動電圧を下げられなくなり、アクティブ消費電力が増大してしまう。しかし、駆動電圧を下げると、ゲートの駆動能力が落ちて性能が犠牲になってしまう。これについても、Intelは、歪みシリコンでの駆動電流の増大の恩恵を利用する。つまり、歪みシリコンで駆動電流が増えるため、ゲート絶縁膜の膜厚を保っても性能を引き上げることができるとIntelは説明する。

 実際には、ゲート長は90nm世代の50nmから35nmへと短くなるためゲートキャパシタンスは約20%減り、その分、アクティブ消費電力は下がる。パフォーマンス的には、Intelは、1.4x倍のスイッチング周波数の向上を実現できるとしている。つまり、デスクトップCPUは、1ステージのゲート数が同程度なら、原理的には1.4倍の動作周波数を達成できることになる。つまり、65nmプロセスなら、単純計算ではシングルコアCPUで6.6GHz前後が狙えることになる。

 この他、Intelは65nmでは新しい低誘電(Low-k)層間絶縁膜で、インターコネクトのキャパシタンスを90nmより0.7倍に減らす。Low-k材料自体は、90nmで導入された「Carbon Doped Oxide(CDO)」の改良材料になるという。

微細化でゲートキャパシタンスが減少 65nmのインターコネクト技術

●Sleep TransistorでL2キャッシュのリークを減らす

 リーク電流の対策は、プロセス技術だけではまかない切れない。そのため、当面はロジックチップベンダーは回路設計技術も工夫して、リーク電流を抑える。Intelは、65nmプロセスではSleep Transistorを採用することを明かしている。Sleep Transistorでは、SRAMをサブブロック単位で、文字通りスリープさせる。SRAMのアクティブ/スタンバイのオペレーティングモードに合わせてON/OFFする。

Sleep Transistorでは使っていないキャッシュのサブブロックをシャットダウンする Intelのパワー低減技術の導入時期のロードマップ

 Sleep Transistorが有効なのは、CPUに搭載するL2キャッシュSRAMの量が増大しているからだ。それは、CPUの内部性能とメモリ性能のギャップが開いているからで、デュアルコア化によって、ギャップはさらに拡大してしまう。CPUコアをビジーに保つために、IntelはさらにキャッシュSRAMを増やし続けなければならない。65nm世代では、モバイルCPUやデスクトップCPUでも、最大4MBに達すると見られている。例えば、Yonahは2MBと見られているが、次のMerom(メロン)ではL2キャッシュは4MBだと言われている。これだけL2キャッシュが大きいと、効果は大きい。

 しかも、キャッシュSRAMの場合は、無駄にリーク電流を発生させている場合が多い。「CPUの場合はキャッシュSRAMのうちごく一部にしか一度にアクセスしない。そのため、他のブロックはスリープさせることができる」とIntelのMark Bohr氏(Senior Fellow, Logic Technology Development)はCPUでは効果が大きいことを強調する。Sleep Transistorによるダイの増大は1%に過ぎないという。

増大するL2キャッシュ リーク電力削減の回路技術

 ちなみに、IntelはSleep Transistor以外にもさまざまな省リーク電流のための回路設計技術を開発している。例えば、トランジスタの基板(ボディ)領域にかける電圧を制御することで電位差を変化させる「Body-Bias」系の技術を学会で、発表している。ボディ領域の電圧を動的に変化させることで、トランジスタがON時にはチャネルに電流が流れやすくし、OFF時には逆にリーク電流を抑える。Sleep Transistorと異なり、ロジック回路部分への応用ができる。

 Intelのプレゼンテーションでは、Body-Biasは90nm世代からの導入になっているが、実際にはまだ使われていない。それについて、IntelのCentrino関係者は「さまざまなBody-Bias技術も、真剣に検討している。課題は、量産レベルで使えるかどうか。技術的に成熟すれば、使って行く」と言う。

 Intelの説明通りなら、65nmプロセスでは90nmで問題だったリーク電流をある程度押さえ込み、消費電力を抑えながら性能向上を果たせることになる。Intelがデュアルコアに向かって邁進する根拠のひとつはここにあると思われる。65nmプロセスでの消費電力低減がうまく行くかどうかは、来年のYonah世代でわかる。

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(2004年9月22日)

[Reported by 後藤 弘茂(Hiroshige Goto)]


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