後藤弘茂のWeekly海外ニュース

90nmプロセスの利点を生かした新世代PlayStation 2




●B5ファイルサイズノートPCと同程度の新PS2のサイズ

 久しぶりに新ハードウェアで賑わう「東京ゲームショウ」。ソニー・コンピューターエンタテインメント(SCEI)は、ここで携帯ゲーム機「PSP」に加えて、もうひとつの新ハードをお披露目する。ミニサイズの新PlayStation 2である「SCPH-70000」だ。

発表を行なう久夛良木社長 片手で軽々と持ち上がるほど小さい セットされたCDと比べると小ささが実感できる。薄さにも注目

 そもそもPS2自体が、PCで言えばスモールフォームファクタ(SFF:Small Form Factor)サイズ(約4リットル)。なのに、SCEは、SCPH-70000ではさらに容積を約1/4の約23%にまで縮小した。実際には、電源部はノートPC同様筐体外に追い出されているため、トータルには1/4より大きいが、それでも劇的な小型化だ。

 正確な寸法は、幅が230mm、高さが28mm、奥行きが152mm。PC風に表現すると容積は約1リットル、Zハイト(筺体の厚み)が約1インチ。つまり、一般的なB5ファイルサイズノートPC(ThinkPad X31など)よりさらにちょっと小さい筐体(液晶部分は除く)となる。米国PCの分類なら1スピンドルのミニノートPCだ。当然、熱設計はミニノートPCと同程度の難しさになる。スペック上のシステム消費電力は約45Wで、これも小型ノートPCクラスだ。

 このサイズから想定されるのは、SCPH-70000はもともと90nmプロセスのPS2チップをターゲットとして設計されたことだ。プロセス微細化とともに、チップの集積度が高まり、消費電力と発熱が減る。つまり、より小さな筐体に、低コストに納めることができるようになる。それに合わせて、筐体も小型化するというのは、自然のストーリーだ。

 しかし、久夛良木健氏(ソニー・コンピュータエンタテインメント 社長兼グループCEO)は、SCPH-70000の基板には90nmチップを載せるもののほかに、既存のチップセット(0.13μm以前のチップ)を載せるバージョンがあることを明かした。つまり、外見は同じSCPH-70000でも、中身は2種類あるわけだ。そして、小型化した筐体に、従来のプロセスのPS2チップセットを載せるというのはいかにも不自然だ。

●ムーアの法則で小型&低消費電力化するPS2チップ

 90nmプロセスではPS2チップは、非常に低消費電力になっている。初代PS2はCPU+ベクタプロセッサであるEmotion Engine(EE)だけで15W(18Wという論文も)、グラフィックスチップであるGraphics Synthesizer(GS)と合わせると34Wだったと言われる。それに対して、90nmプロセスではEEとGSの2チップが1チップ(EE+GS)に集積された。EE+GSワンチップは8.5Wと言われており、約1/4に下がったと見られる。

公開された新PS2のマザーボード 同じくシャーシ
1チップ化されたEEとGS EEとGSのダイサイズの変移

 ゲーム機の場合、PCと比べるとプロセス微細化によって、システム設計は利益を受けやすい。それは、PCと異なり、5年間はチップの動作周波数を上げたり、回路規模を増やしたりしないからだ。ゲーム機では、パフォーマンスと規模が固定化されたチップを微細化するため、世代毎にチップの消費電力とダイサイズ(半導体本体の面積)は小さくなっていく。ムーアの法則の通りだ。

 初代PS2のチップセットは0.25μmプロセスで作られていた。ダイサイズはEEが240平方mm、GSが279平方mm。それが、90nmプロセスのEE+GSでは86平方mmになった。つまり、合計のダイ(半導体本体)面積では約16%、約1/6にまで縮小している。

 世代で数えると0.25μm→0.18μm→(ハーフ世代0.15μm)→0.13μm→90nmで3世代。各世代毎にリニアに70数%づつ縮小するため、面積は2乗となり1世代で半減する。3世代なら論理上はダイサイズ(半導体本体の面積)は約12.5%つまり1/8になるはずだが、実際には縮小が難しい回路や、パッド面積の確保などがあり、理論通りには縮小しない。つまり、約16%のダイは、ほぼプロセス微細化から期待できる通りの数値だ。

 微細化が進みダイが小さくなっていることは、トランジスタのゲート長がそれだけ短くなりキャパシタンスが減っていることを示している。キャパシタンスが減ると、それだけ消費電力は下がる。また、電源電圧も、世代毎に10~20%づつ低減されて行く。例えば、EEの発表時の電源電圧は1.8Vだったが、ソニーの90nmプロセスは1.2V程度のはずだ。だとすると、1.8V→1.2Vで、電圧は約66%に下がることになる。

 チップの消費電力は「電圧の二乗×動作周波数×キャパシタンス」に比例する。そのため、周波数が一定で、電圧とキャパシタンスが減ると、消費電力は微細化する毎に減っていく。PS2の場合、まず電圧分だけで66%の二乗の約44%に下がり、キャパシタンスで約40%減る。そのため、理論上は消費電力は初代PS2の約18%にまで減ることになる。実際にはここまでリニアには減らないため、1/4の消費電力というのは、ほぼ期待通りの数字だと言えそうだ。

●ULV Pentium Mと同程度のPS2チップの熱

 PS2のメインチップは、実際にはPCで言うノースブリッジチップ機能も統合している。つまり、8.5WというのはCPU+ノースブリッジの消費電力ということになる。これをPCチップのTDP(Thermal Design Power:熱設計消費電力)と比較すると、およそ超低電圧(ULV)版Pentium Mクラスとなる。ULV版Pentium Mと同程度なら、薄型軽量(Thin & Light)ノートPC相当の筐体になってもおかしくないわけだ。ちなみに、メインメモリも容量が増えないため、微細化によって消費電力が下がる。

 他にも好材料がある。PCと異なりゲーム機の場合は、チップの周波数が上がらないために電力密度が上がらない。PCではプロセス世代毎に消費電力が上がるだけでなく、チップの単位面積当たりの電力も上がってしまう。これはダイの小型化に消費電力の低減が追いつかないからだ。そのため、廃熱はますます難しくなる。

 その点、ゲーム機チップの場合、ダイサイズの縮小は、キャパシタンスの減少+電圧の減少でちょうど相殺される程度になると見られる。そのため、PCのような電力密度の問題も発生しない。

 こうして見ると、90nm以降のプロセスを考えた場合には、1リットルPS2というのは、自然な解であることがよくわかる。特に、PCの消費電力の向上によって、ここ数年、排熱関連の技術が業界全体で向上している。そのため、1リットル筐体に、PS2のコンポーネントを、低コストに詰め込むことが可能になったと推定される。さらに、その先の65nmプロセスも考えれば、1リットルは当然の話だ。

 しかし、これが0.13μm世代のEEと、旧世代のGSの組み合わせになると話が違ってくる。両チップの消費電力は公表データがないが、単純計算では90nmプロセスワンチップよりも40~50%ほど消費電力が多くなると推定される。つまり、低電圧版(LV)版Pentium Mクラスになるわけだ。さらに、ピン数の大きなチップが、1個から2個へと増えてしまうため、基板上の実装面積が増えてレイアウトも制約される。どう考えても、担当エンジニアなら嫌がる材料ばかりだ。

 ただし、現在のノートPCの排熱技術と比較すれば、これも解決できない問題ではない。特に、小型化には長けているソニーならなおさらだ。小型筐体に、高消費電力のデバイスを入れる場合のハードルは、騒音とEMIだ。メインチップの排熱自体は、ヒートパイプと強力なファンでの強制排気である程度解決できる。しかし、その場合はファンノイズをどう解決するかが課題となる。ひとつの方法は、PCでやり始めたように、ファンスピードの動的なコントロールを行なうことだ。

●PS2とPSPとPSXで食い合う90nmプロセスの製造キャパシティ

 ハードルがあるにも関わらずSCEが0.13μm版の1リットルPS2も準備するのは、キャパシティ(製造能力)上の懸念があるためと考えられる。SCEは長崎でゲーム機用に2つのFabを稼働させている。現在Fab1(9,000平方m)が200mmウェハで0.18/0.15μmプロセスでの製造を行なっている。ここで作っているのはGSチップなどだ。そして、その隣の新しいFab2の2F(10,000平方m)で、200mmウェハによる0.15μm~90nmプロセスでの製造を行なっている。こちらで製造するのが、PS2とPSXに使うEE+GSワンチップ、そしてPSPのチップだ。

 つまり、90nmプロセスのPS2とPSXとPSPのメインチップは、同じFabで製造される。そのため、他のマシンの出荷状況によっては90nmのキャパシティが食われてしまう可能性が出てくる。1リットルPS2とPSPは、製造のキャパシティ上はライバルというわけだ。そして、計算すると確かに90nmで食い合いがあると、苦しいのは確かだ。

 ダイサイズ86平方mmのチップは、200mmウェハ上に300個程度を配置することができると推定される。Fab2のウェハ処理能力が9,000枚/月程度とすれば、歩留まりが100%ならば(あり得ないが)270万チップ/月。もし、歩留まりが70%程度だったとすると190万チップ/月となる。つまり、フルにEE+GSの製造に回すなら、おそらく最低でも1年間で2,000万チップ以上を製造できることになる。しかし、これだと、年間2,000万台のPS2の出荷をぎりぎり満たす程度の製造量ということになる。ここに、PSPが年間1,000万台とか出るようになれば、確実に足りなくなる。

 そうすると、SCEがPS2をSCPH-70000へと本格的にシフトさせようとすると、90nmプロセス世代のチップだけでは不足ということになる。1リットル筺体に旧世代チップも載せられるようにしないと、チップ供給が間に合わなくなってしまう。

●別フロアで製造するCellはキャパシティの競合なし

 特に、難しい点は、PSPチップが新アーキテクチャチップであるため、立ち上げ時の歩留まりには不確定要素があることだ。また、PSPはダイ自体がPS2系と全く異なるため、ウェハ投入の段階でどちらを生産するか決定する必要がある。

 もし、SCEが本気でPSPの垂直立ち上げを考えているなら、キャパシティの多くをPSPチップに費やすはずだ。ウェハ投入からチップ出荷までの1四半期のリードタイムを考えると、現時点ではPSPに注力しないとおかしい。久夛良木氏も「90nmでは、今はPSPがメイン(でウェハ投入している)」と言う。

 そうした状況を考えると、SCEが、90nmプロセス以前のチップも使えるようにSCPH-70000の設計を変更したことも納得できる。また、SCEの事情としてはFab1を遊ばせるわけにはいかないという要因もあるかもしれない。GSの製造で減価償却が進んだFab1は、今後、さまざまなデバイスの製造に転用すると見られるが、それまでは製造キャパを余らせるわけにはいかないだろう。

 ちなみに、第3世代PlayStationに搭載するCellプロセッサの製造は、300mmウェハで65nmプロセスとなる。こちらもFab2で製造するが、設備は同じFab2でも別フロア(1F)に設置され面積は2Fと同じ10,000平方mとなる。そのため、製造キャパシティは他のチップと当面は競合しない。つまり、スタンスとしてはPS2世代のデバイスは同じキャパの中で製造し、次の世代には新しいキャパを用意するということのようだ。

 もちろん、将来的にはPS2やPSPチップも65nmへと移行する可能性はある。PS2チップもまだ集積化の余地があるからだ。例えば、現在は極めてダイの小さなRDRAMを2チップ搭載しているが、これもこの先では統合するかもしれない。PSPも、外付けのメインメモリの統合が次のステップになるだろう。

□関連記事
【9月21日】ネットワーク端子を搭載し体積が1/4になった薄型「プレイステーション 2」(GAME)
http://www.watch.impress.co.jp/game/docs/20040921/scej2.htm
【9月22日】【本田】次世代PS、BDドライブ搭載の意味
http://pc.watch.impress.co.jp/docs/2004/0922/mobile261.htm

バックナンバー

(2004年9月24日)

[Reported by 後藤 弘茂(Hiroshige Goto)]


【PC Watchホームページ】


PC Watch編集部 pc-watch-info@impress.co.jp 個別にご回答することはいたしかねます。

Copyright (c) 2004 Impress Corporation All rights reserved.