低消費電力版DRAM(モバイルDRAM)の標準化作業。JEDECのJC-42委員会(コミッティ)のサブコミッティであるJC-42.6が、標準化作業を担当している

　米国の半導体標準化団体JEDECは、スマートフォンやスレートPCなどに使われる低消費電力DRAM「モバイルDRAM」の次世代版の技術仕様の策定を進めている。その内容を6月24日に韓国ソウル市で開催した「Mobile Memory Forum 2011」で一部公表したので、概要をご報告しよう。

　現行のモバイルDRAMでは「LPDDR2(Low Power Double Data Rate 2)」タイプが最高速度の技術仕様としてJEDECによって標準化済みである。この技術仕様に準拠したLPDDR2 SDRAMがDRAMベンダーによって市販されている。

　LPDDR2の次にくるモバイルDRAMとしては現在、2つの技術仕様がJEDECで検討されている。共通技術仕様として1本にまとまることはなく、2つの仕様が併存していく可能性が非常に高い。2つの技術仕様とは、

(1)LPDDR3
(2)WideIO

である。LPDDR3が現行技術LPDDR2の延長線にあるのに対し、WideIOはこれまでのモバイルDRAMとはかなり違った設計思想に基づく。LPDDR3はDRAMの動作周波数を上げることでデータの転送速度を高める。これに対してWideIOは、入出力ピンの数を大きく増やすことで高いデータ転送速度を達成する。その代わりに動作周波数は従来の半分程度に下げるという考え方である。

　それではMobile Memory Forum 2011の講演から、両者をもう少し詳しくみていこう。

　LPDDR3の技術仕様は暫定版(プレリミナリ版)が2011年9月に完成し、最終版(ファイナル版)が2011年12月に完成する予定である。製品が市場に登場するのは、2013年になると期待される。

　LPDDR2とLPDDR3の大きな違いは3点ある。1点は動作周波数の向上だ。LPDDR2では最大533MHzだったのが、LPDDR3では最大で800MHzとなる。この結果、データ転送速度が向上する。もう1点は、最大容量の拡大である。LPDDR2ではシリコン・ダイの最大容量が8Gbitであるが、LPDDR3の最大容量は32Gbitと4倍に増える。最後は、LPDDR2で策定されていた不揮発性メモリの仕様がLPDDR3では廃止され、SDRAMだけを対象とするようになったことだ。

　もう少し詳しくみていくと、LPDDR2では4bitプリフェッチだったのが、LPDDR3では8bitプリフェッチに変わっている。これはPC用DRAMのDDR2が4bitプリフェッチでDDR3が8bitプリフェッチに変わったのと同様に、2倍の速度でデータを入出力できるようにするためである。またプリフェッチbit数の拡大に応じて内部バスの幅をLPDDR2の128bitからLPDDR3では256bitに広げている。

　LPDDR3のバースト長は8ワードで固定である。LPDDR2では4/8/16ワードを選択できていた。電源電圧はコア電源が1.2V、IO電源が1.2V、ワード線ブースト電源が1.8Vであり、LPDDR2と変わらない。この2電源はあまり評判が芳しくなかったのだが、LPDDR3でも踏襲されるようだ。入出力インターフェイスはLPDDR2と同じHSUL_12(1.2V High Speed Un-terminated Logic)である。またDLLは内蔵しない。オンチップ終端(ODT)については検討中である。

LPDDR2とLPDDR3の主な仕様。LPDDR3は、現時点では暫定仕様である	LPDDR3の暫定アーキテクチャ。最大データ転送速度は6.4GB/secとなる予定	LPDDR3のアドレス・テーブル。16Gbit品と32Gbit品は未定

WideIO DRAMの考え方。LPDDR2と同じ消費電力でデータ転送速度(BW)を2倍にできるとする

　WideIOは、LPDDRからLPDDR2へと移行してきた流れとは、まったく設計思想の異なる技術仕様である。128bitと広いバスを1チャンネルとする、4チャンネルの入出力バスでデータをやり取りする。入出力バスの動作周波数は200MHzであり、LPDDR2のおよそ半分に下がる。クロック・エッジに同期した転送モードはSDR(Single Data Rate)であり、これもクロック周波数当たりのスループットでは半分に下がっている。

　それでも、WideIOのデータ転送速度は高い。512bitと広大なバスのおかげで、200MHzと低めの周波数で12.8GB/secと高いスループットを叩き出す。LPDDR3が800MHzで動作したときの約2倍のスループットである。

　WideIOの技術仕様は暫定版(プレリミナリ版)が2011年9月に完成し、最終版(ファイナル版)が2011年12月に完成する予定である。製品が市場に登場するのは、2014年になると期待される。

　WideIOの技術仕様で注目すべきは、シリコン・ダイの入出力パッドのレイアウトを規格化していることだ。メモリ・セル・アレイを4バンクに切り分け、シリコン・ダイの中央部に各バンクの入出力パッドを集めた。各バンクが128bit幅の入出力バスに対応したパッドを有する。入出力パッド・アレイの寸法は横方向が5.27mm、縦方向が0.54mmであり、中央部の横方向に0.35mmのすき間がある。各チャンネルの入出力パッド数は193個。

　電源電圧はLPDDR2/3と同様に、1.2Vと1.8Vの2電源となる。シリコン・ダイの最大容量もLPDDR3と同じ32Gbitである。

WideIOの主な電気的仕様	WideIOの主な仕様とシリコン・ダイのレイアウト

　WideIOには既存のDRAMとはもう1つ、大きく違う点がある。シリコン貫通電極(TSV:Through Silicon Via)技術によるシリコン・ダイの積層接続を前提にしていることだ。TSV技術とは積層したシリコン・ダイの間を、シリコン・ダイの表裏を貫通する電極によって電気的かつ機械的に接続する技術のことで、高密度かつ短距離なので高速で低コストなシリコン・ダイ接続の実現手段として期待されている。

　TSV技術を前提にするからには、シリコン・ダイの入出力パッドの位置をそろえなければならない。そこでWideIOの技術仕様には、前述のように入出力パッドのレイアウトが規定されているのだ。WideIOでは、最大で4枚のDRAMシリコン・ダイをTSV接続することを想定している。最大32Gbit(4GB)のダイを4枚積層すれば、16GBのメモリ・スタックが実現できることになる。

　WideIOは、スマートフォンやスレートPCなどが搭載する汎用プロセッサあるいはグラフィックス・プロセッサなどのSoC(System on a Chip)と、DRAMをTSV技術によって接続することを想定している。SoCのシリコン・ダイにもWideIOに準拠した入出力パッドを搭載すれば、WideIO DRAMとWideIO SoCを直結できる。原理的にはレイテンシがきわめて短く、スループットが高く、消費電力の低いインターフェイスでDRAMとSoCを結べる。モバイル機器への応用を想定したときに、この点は見逃せない。

　ただし、TSVはまだ未完成の技術であり、4枚といった数のシリコン・ダイを積層して量産した実績がまだない。TSV技術の開発は現在、DRAMベンダーによって鋭意、進められているところだ。

Wide IO DRAMダイとSoCダイの接続断面図。SoCはモバイル機器のプロセッサを想定している。DRAMダイとSoCダイはともに、回路面を下にしたフェース・ダウンで実装する	Wide IO DRAMを利用したシステムLSIモジュールの実装形態。左はシステム・メモリにWide IO DRAMスタックを利用する場合。きわめて高密度なシステムLSIとなる。ただし、TSVの成熟度が課題である。右はキャッシュ・メモリにWide IO DRAMを利用する場合。TSV技術の難易度は下がるものの、別にシステム・メモリ(LPDDR2 SDRAMなど)を用意する必要がある	Wide IOに準拠したSoCの例。ST-Ericssonが開発するSoCのフロアプランである。中央部にメモリ・コントローラと入出力パッドをレイアウトしてある

　半導体メモリの入出力データ速度を高めるには、基本的には2つの方法しかない。入出力バスの動作周波数を高めることと、入出力バスのbit幅を広げることである。ただし動作周波数を上げ過ぎると、消費電力が著しく増えてしまうとともに、信号波形の品質を維持することが難しくなる。LPDDR3は消費電力の低減が前提であるだけに、PC用のDDR3ほどには動作周波数を上げることは難しい。

　そこで登場するのが、動作周波数を低めに抑えて入出力バスのbit幅を大きく広げることだ。WideIOはこちらの考えに則っている。ただし512本もの入出力バスとなると、実用的にはプリント配線板で配線を引き回すことは困難であるし、シリコン・ダイ間の接続でも既存技術のワイヤボンディング技術ではボンディング密度が高すぎて適用しづらい。このため、TSV技術に頼らざるを得ない。TSV技術はCMOSイメージ・センサーでは量産実績があるものの、SoCとDRAMスタックの接続となると、技術的に成熟しているとは言い難い。商用化時期として期待される2014年までに、TSV技術を量産技術の領域に成熟させられるかどうかが、WideIOの将来を左右する。