イベントレポート
「再現しない不良」をあらかじめ取り除く
（2015/4/28 06:00）
半導体デバイスの信頼性技術に関する世界最大の国際会議「国際信頼性物理シンポジウム(IRPS:International Reliability Physics Symposium)」(IRPS 2015)が4月21日～4月23日まで米国カリフォルニア州モントレーで開催された。2日目である22日の午後には、「不再現(ふさいげん)」や「NTF(No Trouble Found)」などと呼ばれる、「再現しない不良」をあらかじめ取り除くという、きわめて重要な研究成果の発表があった。Freescale SemiconductorとCiscoの共同研究による成果である(講演番号3C5)。
半導体や電子部品などは、ユーザーであるシステム企業やアセンブリ企業などに出荷された後で、不良品として半導体メーカーや電子部品メーカーなどに戻ってくることがある。普通、これらのメーカーは不良を解析して原因を究明し、対策を取る。不良解析の結果と対策手法はレポートとなり、メーカーからユーザーに送付される。
ここで問題となるのが、不良品として戻ってきた部品の不良モードを、メーカーで再現できない場合である。メーカーが解析した結果は「良品」であり、不具合がみつからない。このような不良を「不再現」あるいは「NTF」などと呼ぶ。不良が再現しないのでは、原因の究明は極めて困難である。原因が分からなければ、対策を立てられない。「NTF」は極めて厄介な不良と言える。
「NTF」は昔から存在していたものの、2000年頃まではそれほど大きな問題にならずに済んでいた。不良に占める「NTF」の割合が少なかったからである。Freescale SemiconductorとCiscoは講演で、設計ルールが100nmを超えていた時代は、不良品の要因に占めるタイミングと消費電力の不良の割合は、総計で10%前後だと述べていた。「NTF」のすべてではないものの、タイミング不良と消費電力不良はNTFのかなりの割合を占めると考えられている。
微細化で不良品の大半が「不再現」に
しかし設計ルールが100nmを切る時代になると、不良品の要因に占めるタイミングと消費電力の不良の割合は、総計で40%前後にまで増加した。現在では不良品に占める「NTF」の割合は半分を超えており、70%～80%に達するとのデータもあると講演では報告していた。
「NTF」の割合を減らす手法はいくつか存在する。従来から良く知られている手法は「BMY(Blow Minimum Yield)」である。歩留まりが一定水準以下(つまり不良率が一定水準以上)のシリコンウェハからは、良品があっても収用せず、ウェハ全体を廃棄するというかなり粗い手法だ。歩留まり0%のウェハを生じるので生産ライン全体の歩留まりは低下し、製造コストが上昇する。
歩留まりへの影響を最小限に抑える
できれば、「NTF」を減らすとともに、製造歩留まりへの影響を最小限に抑えることが望ましい。そこでFreescaleとCiscoは共同で、NTF品の不具合を詳細に解析した。ちなみにFreescaleは半導体メーカー、Ciscoは半導体ユーザー(ネットワークシステム企業)である。不具合の詳細な解析には、メーカー(サプライヤー)とユーザーの共同作業が欠かせない。
共同作業の結果、NTF品に関する有力な知見を得ることができた。さらにNTF品をテストによってスクリーニングする手法を編み出し、実際に生産ラインに適用してスクリーニングの効果と、製造歩留まりにどの程度の影響を与えるかを調査した。
講演では、以下の3種類のプロセッサについてNTF品のスクリーニング結果を公表した。
(1)45nm技術で製造した、携帯電話システムの基地局用プロセッサ(DSP)
(2)90nm技術で製造した、データセンター用プロセッサ(ファブリック拡張スイッチ)
(3)45nm技術で製造した、ケーブルネットワーク用プロセッサ(RFゲートウェイ)
電流やリング発信器などの特性を測定
(1)のプロセッサ(DSP)では、11個のNTF品についてスクリーニング手法を編み出した。数多くのシリコンダイでドレイン電流やリング発信器などの特性を測定して多変量解析または単変量解析を実施すると、数多くのプロット(測定結果)が塊を形成する。ところがNTF品は、塊から外れてプロットされる。言い換えると、塊から外れてプロットされたシリコンダイを取り除くことで、NTF品をあらかじめ取り除ける可能性が高い。
この方法でスクリーニングを実施したところ、歩留まりの低下を0.0%～0.7%の範囲で抑えながら、NTF品を取り除くことができた。
ピンの電圧と電流、リーク電流を測定
(2)のプロセッサ(ファブリック拡張スイッチ)では、4個のNTF品に関してスクリーニング手法を開発した。電源ピンの電流試験、入出力ピンの電流リーク試験と電圧試験で、単変量解析によって良品にプロットされた測定点の塊から、外れている測定点を見つけ出した。製造歩留まりの低下は、最大で0.1%にとどまった。
高電圧ストレステストによる電流変化
(3)のプロセッサ(RFゲートウェイ)では、3個のNTF品に関してスクリーニング手法を開発した。高電圧ストレステスト(HVST:High Voltage Stress Test)の前後でドレイン電流が変化した値(DDRピンとSerDesピン)、あるいはDDRピンのAとBで電圧を比較し、多変量解析によって良品の測定点の塊から外れている点を探索した。製造歩留まりの低下は、最大で0.8%にとどまった。
このように、総計で50万点におよぶシリコンダイを多変量解析し、良品の測定点の塊をモデル化した。作成したモデルを使ってNTF品を取り除いたところ、すべてのNTF品を含めた測定点をスクリーニングできた。良品にも関わらず、NTF品(不良品)を判定したのは、わずか54点にとどまった。
これらの測定と実験、解析によってNTF品の発生を、従来の半分以下に減らしたとする。製造歩留まりの悪化は、0.3%と非常に少ない割合にとどまった。