イベントレポート
Intelが振り返るMOSトランジスタの技術革新
（2015/4/23 13:15）
半導体デバイスの信頼性技術に関する世界最大の国際会議「国際信頼性物理シンポジウム(IRPS:International Reliability Physics Symposium)」(IRPS 2015)が4月19日に米国カリフォルニア州モントレーで始まった。メインイベントである技術講演の会期は4月21日～23日、会場はHyatt Regency Monterey Resort & Spaである。
IRPSは1962年以来、毎年春に開催されてきた。50年を超える歴史と伝統の国際学会である。2009年～2012年の開催規模を振り返ると、発表を目指して投稿された論文(アブストラクト論文)の数(投稿論文数)は2009年が272件、2010年が264件と250件を超えていたのに対し、2011年が210件、2012年が210件と減少傾向にあった。今回(2015年)の投稿件数は252件だったので、投稿件数の減少傾向は底を打ち、増加に転じているように見える。
技術講演初日のオープニングは、IRPSの総合委員長と技術プログラム委員長による概要の説明で始まる。今回(2015年)の採択論文数は163件。内訳は口頭発表(講演論文)が92件、ポスター発表(ポスター論文)が71件である。このほか、招待講演(招待講演)が13件ほどある。
基調講演講演:Intelがトランジスタの技術開発を解説
オープニングの後は、プレナリセッションである。今年は2件のプレナリ講演(基調講演講演)があった。1件はIntel、もう1件はMicron Technologyによる招待講演である。
Intelの基調講演講演を担当したのは、同社のロジック技術開発グループでバイスプレジデントを務めるKaized Mistry氏である。講演のタイトルは「Transistors and Reliability in the Innovation Era」。CMOSデバイスの要であるMOSトランジスタ(nMOSトランジスタとpMOSトランジスタ)の技術開発を解説した。
大規模集積回路(LSI)でトランジスタの性能を最も単純に示す値は、ドレイン電流(Id)である。ドレイン電流の高いトランジスタが、高性能のトランジスタと言ってよい。ドレイン電流を決めるパラメータは、トランジスタの寸法(サイズ)や材料特性、容量、電圧などである。
サイズに関しては、ドレイン電流はゲート幅(W)に比例し、ゲート長(L)の2倍の値(2L)に反比例する。材料に関しては、ドレイン電流はキャリアの移動度(μ)に比例する。nMOSトランジスタのキャリアは電子、pMOSトランジスタのキャリアは正孔(ホール)である。容量と電圧に関しては、ドレイン電流はゲート容量に比例し、ゲート電圧の2乗に比例する。ゲート電圧は厳密には「ゲート電圧からしきい電圧を差し引いた電圧」である。
Mistry氏はドレイン電流(Id)を左右するこれらのパラメータを議論の根本として、トランジスタの微細化と信頼性維持の歴史を分かりやすく解説した。
MOSトランジスタの微細化(スケーリング)は20世紀においては、1974年にIBMのデナード氏が提唱したスケーリング則(デナード則)に準拠して進められてきた。スケーリング係数(k)を基準として、トランジスタのゲート寸法(ゲート幅Wとゲート長L)をk分の1に、不純物濃度をk倍に、電圧をk分の1にするというものである。すると電流と静電容量はk分の1に減少し、電圧×静電容量/電流で決まる遅延時間はk分の1に短くなる。消費電力(電圧×電流)はkの2乗分の1に減少する。すなわち、MOSトランジスタの寸法を小さくするとともに電圧を下げることで、高速化と消費電力の低減を両立できる。
寸法を小さくして電圧を下げるだけで、MOSトランジスタが速くなり、消費電力が減少する。この夢のような法則は、1970年代～1990年代におけるMOSトランジスタの発展を支えた。もちろん技術開発は必要であったものの、材料や構造などが劇的に変わることはなかった。
リーク電流の急増がスケーリングを阻む
しかし2000年代に入ると事情は一変する。微細化の継続と信頼性の維持は、トランジスタの材料と構造まで含めた大きな技術革新を必要とするようになった。
デナード則の順調な発展を阻んだ大きな理由は、リーク電流の急速な増加だとMistry氏は説明した。リーク電流には、大きく分けると3通りの電流があり、そのいずれもが著しく増え始めた。3通りの電流とはオフ電流(サブスレッショルド・リーク電流)、接合電流(接合リーク電流)、ゲート電流(ゲート絶縁膜リーク電流)である。微細化の世代では、180nm世代から130nm世代に移行するあたりでリーク電流が急増し、90nm世代ではさらに大きく増大した。
リーク電流の増加を防ごうとすると、それまでのやり方ではトランジスタの性能が上がらない。そこで新たな技術を相次いで導入することとなった。Mistry氏は2000年代以降に新しく導入した技術を3つ挙げ、それぞれについて簡単に説明した。3つの技術とは、「ひずみシリコン」、「HKMG(高誘電率絶縁膜と金属ゲート)」、「トライゲート(FinFET)」を指す。
3つの革新的技術を開発して導入
「ひずみシリコン」技術は、トランジスタのチャンネル領域に応力を与えることで、キャリアの移動度(μ)を高める技術である。Intelは90nm世代で「ひずみシリコン」技術を導入した。
「HKMG(高誘電率絶縁膜と金属ゲート)」は、ゲート絶縁膜に従来の酸化窒化膜に代えて高誘電率絶縁材料を導入する技術と、ゲート電極に従来の多結晶シリコン(あるいは多結晶シリコンと金属の化合物)に代えて金属材料を導入する技術で構成される。高誘電率材料の導入によってゲート絶縁膜のリーク電流を低減するとともに、ゲート絶縁膜のスケーリングを維持する。金属ゲートの導入は、高誘電率材料の導入による問題点を取り除くことが大きな理由である。しきい電圧の固着(ピニング)と移動度の低下を防ぐ。Intelは45nm世代でこの技術を導入した。
「トライゲート(FinFET)」は、チャンネル領域を立体的な細長い板状(フィン形状)とする技術である。こうするとチャンネル領域全体が空乏化する。その結果、寄生容量が低下する、チャンネル領域の不純物濃度を下げられるので移動度が向上する、接合リーク電流が減少する、しきい電圧を下げられる、といった数多くの利点が生じる。Intelは22nm世代で「トライゲート(FinFET)」技術を導入した。
信頼性の維持を阻む3つの問題
Mistry氏は、2000年代以降のMOSトランジスタには信頼性を維持するためのイノベーションも必要だったと述べた。そして信頼性の維持を阻む大きな問題を3つ挙げていた。「TDDB(経時的絶縁破壊)」、「BTI(バイアス温度不安定性)」、「ソフトエラー」である。
「TDDB(経時的絶縁破壊)」の特性については、90nm世代以降のトレンドを示した。65nm世代、45nm世代、32nm世代、22nm世代、14nm世代のいずれも、TDDB寿命をほぼ変わらずに維持できている。
「BTI(バイアス温度不安定性)」については、65nm世代以降のトレンドを示した。nMOSトランジスタのBTI特性(しきい電圧の変動値)は世代を重ねるごとに良くなってきた。pMOSトランジスタのBTI特性(しきい電圧の変動値)は32nm世代までは世代交代ごとに良くなってきた。トライゲートを導入した22nm世代以降はやや悪化しているものの、65nm世代に近い水準は維持している。
「ソフトエラー」については、SRAMセルの不良率トレンドと、ラッチの中性子ソフトエラー率のトレンドを示した。SRAMセルは32nm世代までは世代交代ごとに不良率を0.6倍に下げてきた。22nm世代以降は0.38倍とさらに低減してきた。ラッチは32nm世代までは世代交代ごとに0.5倍に不良率を下げてきた。22nm世代以降は0.2倍と不良率を大きく下げている。
22nm世代と14nm世代でソフトエラーの発生率が大幅に下がったのはトライゲートの導入による効果が大きい。フィン形状のチャンネルになったことで、粒子の突入による発生電荷の収集量が減少した。14nm世代ではフィンの枚数を減らしているので、発生電荷の収集をさらに抑制できている。
Mistry氏の講演では残念ながら、10nm世代以降の指針ついては言及しなかった。質疑応答でも将来のトランジスタに関する方向性を求める質問があったものの、明確な回答は避けていた。