イベントレポート
東芝とSanDiskが75平方mmと小さな64Gbit NANDチップを開発
（2015/3/4 16:17）
東芝と米国SanDiskの共同開発チームは、シリコンダイ面積が75平方mmと小さな64Gbit NANDフラッシュメモリを開発し、その技術概要を最先端半導体の国際会議「ISSCC 2015」で発表した(講演番号7.1)。メモリセルはMLC(2bit/セル)方式。製造技術は15nmときわめて微細である。データ入出力の転送速度は最大で533Mbit/sと高い。
講演では、メモリサブシステムの性能を高める方法から説明を始めた。メモリチップを数多く並べることで同時に読み出せるチャンネルの数を増やすことが普通に採用されていることを示した。ただしこの方法だと、メモリチップの数を増やすことでメモリサブシステムの消費電力が増加してしまう。消費電力の許容値がメモリチップの最大値を制限する。そこで東芝とSanDiskの共同開発チームは、メモリチップの消費電力を下げることでメモリサブシステムが搭載可能なチップ数を増やすことにした。
電源電圧を3.3Vから1.8Vに下げる
メモリチップの消費電力を下げる最も単純な方法は、電源電圧を下げることである。そこで電源電圧の値を従来の3.3Vから、今回は1.8Vに下げることを考えた。
ただし電源電圧を1.8Vに下げると、読み出し動作での電圧マージンが低下する。そこで昇圧回路によって読み出しセンス用の電源電圧を1.8Vから適切な値に上げることで、電圧マージンを維持した。一方、昇圧回路を動かすことは消費電流の増加に繋がる。そこで昇圧回路を3チャンネルに分割し、負荷が重いときには3チャンネルすべての昇圧回路を動かし、負荷が軽いときは1チャンネルだけを動かすことにした。この結果、消費電流を適切な値へと下げることができた。
動作タイミングをずらしてピーク電流を減らす
メモリサブシステムでチップ数を増やすことによるもう1つの弊害が、ピーク電流の増加である。NANDフラッシュメモリの消費電流は動作によって変動し、ピークを持つ。いくつものチップで動作が重なると、ピーク電流が集まることで一時的に大きな消費電流となる。すると電源の電流供給能力が追いつかなくなり、システム全体の電源電圧を下げてシステムの動作を不安定にする恐れが出てくる。
そこで、同時並行に動作するチップのタイミングをわずかにずらすことで、メモリサブシステムのピーク電流を抑制することを考えた。
例えばプログラム(書き込み)動作では、ビット線をプリチャージする電流(プリチャージ電流)が一時的に多く流れる。同時にプログラムするチップが増えると、プリチャージ電流の合計は非常に大きくなってしまう。
そこで、プログラムのタイミングを各チップでわずかにずらすモード(PPM:Peak Power Managementモード)を設けた。PPMモードでは、コマンドによってプログラム動作の始まるタイミングを制御する。並列にプログラムする各チップでタイミングが重ならないようにタイミングを制御することで、メモリサブシステム全体のピーク電流を抑えることができた。例えば4枚のチップで構成したサブシステムの場合、ピーク電流の最大値を65%ほど低減できた。なお、書き込みスループットの低下は20%にとどまった。
また、消去(イレ―ズ)動作では、データが消去されたかを検証(ベリファイ)する工程で大きなセル電流が流れる。電流の有無でセンスするためだ。このセル電流の重なりが、一時的に大きな電流消費となる。この電流を下げるため、電流センスをやめ、電圧センスに検証方式を変更した。この結果、ピーク電流を40%ほど、減らすことができた。消去時間の伸びは3.5%にとどまった。
このほか、ビット線の放電動作を高速化した。ビット線の電荷を放電するには従来、ビット線の一端にあるセンスアンプから電流として電荷を逃していた。今回のチップでは、ビット線のもう一端に放電用トランジスタを設けた。ビット線の両端から放電することで、放電時間を70%ほど、短縮できた。放電用トランジスタの増設によるシリコンダイ面積の増大は、0.06%にとどまった。
これらの工夫の結果、消費電力の低減と消費電流ピークの抑制、シリコンダイ面積の縮小、高速な動作を両立させることができたとしている。