半導体のデバイス技術とプロセス技術に関する研究成果を発表する国際会議「Symposium on VLSI Technology」(VLSI Technology)と、半導体の回路技術に関する最新の研究成果を発表する国際会議「Symposium on VLSI Circuits」(VLSI Circuits)が、米国ハワイ州ホノルル市でそれぞれ6月12日と6月13日に始まった。

　VLSI TechnologyとVLSI Circuitsは毎年初夏に同じ会場で、会期を1日ずらして開催されてきた。このため両者をひとくくりにして、「VLSI XXXX」(XXXXは西暦)と称することが多い。開催拠点は西暦偶数年が米国のハワイ、奇数年が日本の京都となっている。2012年の「VLSI 2012」は、ハワイ開催の年である。

　国際学会では通常、発表枠よりも多くの希望が寄せられる。発表を希望する研究者や技術者などは、発表内容をまとめた論文(投稿論文)をあらかじめ国際学会の委員会に送付する。委員会では寄せられた投稿論文の中から、発表にふさわしい優れた論文(研究開発成果)を選ぶ。選ばれた論文は、採択論文と呼ばれている。このほか、委員会が特別に論文執筆と講演発表を優れた研究者/技術者にお願いする、招待論文がある。

　VLSI Technology 2012(VLSI技術シンポジウム)の投稿論文数は205件。前回の京都が185件、前々回のハワイが215件であったので、ほぼ同じくらいである。採択論文数は79件で採択率は39%と、これも例年とほぼ同じだった。採択論文の国・地域別のトップは米国、2位は日本となっている。これも例年と同じだ。

　VLSI Circuits 2012(VLSI回路シンポジウム)の投稿論文数は383件と、昨年(2011年)の京都開催および一昨年(2010年)のハワイ開催が409件だったのに比べると、やや減少した。採択論文数は97件、採択率は25%で、採択率は例年と同様に低い。採択論文の国・地域別のトップは米国で、48件とほぼ半分を占める。2位は日本で19件、3位は台湾で15件となっている。

VLSI Technology(VLSI技術シンポジウム)の投稿論文数と採択論文数、採択率の推移	VLSI Circuits(VLSI回路シンポジウム)の投稿論文数と採択論文数、採択率の推移

　VLSIシンポジウム初日である6月12日(現地時間)の夜には、NANDフラッシュメモリとDRAMの将来技術を議論するパネル討論会が開催された。両者の将来を展望するうえで非常に興味深い内容だったので、その概要をご紹介したい。

　パネル討論会のテーマは「Scaling Challenges Beyond 1xnm DRAM and NAND Flash」である。半導体メモリの主役であるDRAMとNANDフラッシュメモリはいずれも、1xnmのどこかで微細化の限界を迎えると予測されている。微細化限界を突破する技術の候補や限界突破への展望などを議論するのが、パネル討論の趣旨である。パネリストには、半導体メモリ業界を代表するDRAM技術者とNANDフラッシュメモリ技術者が総勢で8名、登壇した。パネリストの氏名と所属を以下に示そう。

モデレーター
・Nicky Lu氏(Etron)
・Ritu Shrivastava氏(SanDisk)

パネリスト(登壇順)
・Gary Bronner氏(Rambus)
・Ho-Kyu Kang氏(Samsung Electronics)
・Greg Atwood氏(Micron Technology)
・C. Y. Lu氏(Macronix International)
・間 博顕氏(東芝)
・有留誠一氏(SK Hynix)
・竹内健氏(中央大学)
・小柳光正氏(東北大学)

　過去、DRAMとNANDフラッシュメモリが記憶容量当たりの価格(ビット単価)を継続的に下げてきたことは、良く知られている。Gary Bronner氏(Rambus)は、1975年から現在までの35年以上にわたり、DRAMのビット単価は平均すると年率35%の割合で低下してきたことを示した。一方、NANDフラッシュメモリは1990年代に製品が登場すると当初はDRAMと同様に年率35%の割合でビット単価を下げてきた。DRAMとNANDフラッシュメモリのビット単価はほぼ同じ水準だった。しかし2005年以降はNANDフラッシュメモリのビット単価の低下ペースが年率50%～60%に早まり、ビット単価はDRAMよりも低くなる。現在のビット単価は1Gbit当たりでDRAMが0.45ドルであり、NANDフラッシュメモリのビット単価はDRAMの4分の1から5分の1と低い。

　NANDフラッシュメモリのビット単価低減を牽引してきたのは微細化と多値化である。半導体メモリの微細化を主導してきたのはかつてはDRAMだったが、最近ではNANDフラッシュメモリが微細化を主導している。最先端製品の製造技術で比較すると、NANDフラッシュメモリは19nmであり、DRAMは25nmである。

　NANDフラッシュメモリの微細化は現在よりもはるか手前、3xnm世代あたりで限界に達するとかつては予測されてきた。限界に関する基本的な考え方はずっと同じで、隣接するメモリセル間で電気的な干渉が発生し、何らかの対策なしには微細化とともに電気的な干渉が大きくなって正常な書き込みや読み出しを阻害するようになるというものである。しかしこれまではずっと、微細化とともに何らかの対策が考案・採用され、NANDフラッシュメモリの微細化限界は先送りにされてきた。しかし1xnm世代に至って本当の限界が迫ってきたとの認識が強まっている。

　間 博顕氏(東芝)は、NANDフラッシュメモリの隣り合うメモリセル間で容量結合(コンデンサを形成することによる電気的な結合)が、どのように起こっているかを図解してみせた。現在の主流であるフローティングゲート型セルは、フローティングゲート、制御ゲート、基板がコンデンサの電極となり、隣接するセル間で電気的結合(干渉)を引き起こす。電気的結合を弱めるには、電極間に存在する絶縁材料の誘電率を下げることが有力な対策である。

　すでに19nm～25nmクラスのNANDフラッシュメモリでは、究極の材料であるエアギャップ(空隙)を絶縁材料としており、誘電率をさらに下げることは困難になっている。間氏はさらに、フローティングゲートと基板の間にあるトンネル酸化膜と、フローティングゲートと制御ゲートの間にある多結晶シリコン間絶縁膜(IPD)におけるリーク電流が大きな問題になっていると指摘した。

　例えばトンネル酸化膜は本来、微細化に比例して薄くしなければならないのだが、実際にはほとんど同じ厚みのままである。10世代を経過したにもかかわらず、トンネル酸化膜の厚みは10%しか薄くなっていないとする。本来はトンネル酸化膜とIPDを薄くしたい。薄くすると隣接セル間の干渉は相対的に小さくなるからだ。ところがリーク電流が増大するために、いずれも現実には薄くできないでいる。

　そこで、従来の延長にある微細化を諦め、メモリセルを垂直方向にならべることでシリコン面積当たりの記憶容量を増やす技術が検討されている。「3D NAND」と呼ばれる。Greg Atwood氏(Micron Technology)は、16個～64個のメモリセルを垂直方向にならべた3D NAND技術を、微細化限界が到来した後の技術候補として挙げていた。さらにその先はフラッシュメモリではなく、「クロスポイント型メモリ」がNANDフラッシュを置き換えるとした。ここでクロスポイント型メモリとは、ワード線とビット線の交点(クロスポイント)にメモリセルがレイアウトされる構造のメモリで、メモリセルアレイを積層することでシリコン面積当たりの記憶容量を増やせるという利点がある。

　C. Y. Lu氏(Macronix International)は「3D NAND」が次世代NANDフラッシュの候補だとした上で、垂直方向にならべるメモリセルの数には最適値があると指摘した。原理的にはメモリセルの数を増やすとメモリセルアレイではシリコン面積当たりのビットコストが下がるのだが、垂直方向に伸ばしたメモリセル間を接続するための周辺回路のコストが増大する。製造コストが最も下がる最適値は、64個のメモリセルを並べたあたりだとしていた。

　「3D NAND」技術では、細長い塔のようなシリコンを形成し、トランジスタアレイに加工しなければならない。これは技術的にはかなり難度の高い工程である。有留誠一氏(SK Hynix)は、一気に数多くのメモリセルを並べるのではなく、いくつかのブロックに分割してシリコンを加工し、ブロックを積層することで高密度なNANDフラッシュを実現するアイデアを述べていた。例えば128個のメモリセルを縦に並べる場合に、32個ずつのブロックを4つ作成し、積層する。

　また小柳光正氏(東北大学(元は日立製作所でDRAMを設計))は、異なる種類のシリコンダイを積層するタイプの3次元(3D)積層技術が有望だとの見解を示した。研究中の技術として、シリコンダイの上にセルフアラインで別のシリコンダイがきちんと貼り付く技術をムービーでデモンストレーションしていた。

　このようにNANDフラッシュメモリでは、3次元構造に期待する意見が相次いだ。一方、DRAMでは、NANDフラッシュとは異なり、セルキャパシタの容量を維持することが困難になっていることが微細化を難しくしている。Gary Bronner氏(Rambus)は、DRAMセルキャパシタの静電容量は過去から何世代もずっと20fF～25fFを維持しており、セルキャパシタの絶縁膜を微細化(薄膜化)できないことが、微細化の限界を決めていると述べていた。

　セルキャパシタの絶縁膜を薄くできない場合、微細化を押し進めるごとに、キャパシタをシリコンダイと垂直な方向に伸ばさなければならない。キャパシタの縦横比(アスペクト比)が大きくなり、加工が難しくなる。Ho-Kyu Kang氏(Samsung Electronics)は、このままではキャパシタのアスペクト比が40を超えるという非現実的な値になってしまうと予測していた。解決策には、キャパシタの絶縁膜を、非常に高い誘電率を備えた材料に変更するという手法がある。例えば、酸化ジルコニウム(ZrO2、比誘電率は40)、酸化チタン(TiO2、比誘電率は100)、チタン酸ストロンチウム(SrTiO3、比誘電率は150)といった材料が候補になる。ただし実際に使えるのかどうかは未知数である。

　Kang氏はセル選択トランジスタに関しては、1xnm世代でも既存技術のMOS FETで実現できる可能性は残っているとした。FinFET技術とSOI技術は、コストアップとなるのでDRAMには適していないという。

　このほか、竹内健氏(中央大学(元は東芝でNANDフラッシュメモリを設計))が、システムソリューションの立場から半導体チップの開発を考えることが重要だと主張していた。

　パネリストの講演からは、NANDフラッシュメモリとDRAMの微細化はもう限界で、いずれもすぐに3次元(3D)へと移行するように見える。しかし討論に入ると、かなり違うニュアンスが出てきた。限界と言われながらもこれまでずっと、既存技術の延長による微細化は続いてきた。なぜなら、巨大なメモリ市場が存在するからだ。プログラムでこのパネル討論を説明する文面には「2010年にDRAMとNANDフラッシュメモリは合計で540億ドル近い市場を形成」とある。これだけの市場=売り上げが存在しているのだから、開発は必ず継続される。

　そしてここが最も重要なのだが、既存技術の延長で微細化が実現できたならば、製造コストでは3次元(3D)技術は既存技術に絶対に勝てないということだ。2Dで実現したら3Dの出番はない、という事実がパネル討論の質疑からは、明確に伝わってきた。例えばパネル討論では取り上げられなかったが、2011年12月の国際学会IEDMではSK Hynixが、既存技術の延長で15nm相当のNANDフラッシュメモリを実現する技術を発表している。

　市場で競合する以上、実現技術の選択が事業の行方を大きく左右することは、各社とも当然ながら、強く自覚している。2Dを諦めた結果である3Dを選択したときに、競合他社が2Dで同じ記憶容量のチップを量産してしまったら、製造コスト低減競争にはたぶん負ける。その事実を分かっていることが、半導体メモリ各社を3Dに進ませない最大の理由かもしれない。