後藤弘茂のWeekly海外ニュース
従来のムーアの法則以上にトランジスタ密度を上げるIntel
（2016/2/17 06:00）
トランジスタ密度向上を加速させてプロセスコスト上昇を相殺
2016年の半導体学会ISSCC(IEEE International Solid-State Circuits Conference)には、Intelの製造部門を統括するWilliam M. Holt氏(Executive Vice President, General Manager, Technology and Manufacturing Group, Intel)がムーアの法則は継続するとしたプレナリスピーチを行なった。ポイントは、最新プロセスの開発にコストがかかっても、プロセス微細化による製造コスト低減の利点は、開発コストをはるかに上回るため、ムーアの法則は継続できるというものだった。
このストーリーでポイントとなるのは、プロセス微細化によるコスト低減だ。しかし、現在の半導体プロセスでは、まさにこの点に疑問が提示されている。微細化した20nmから下のプロセスでは、R&Dのコストだけでなく、プロセスの複雑化により、プロセス済みウェハのコストも上昇。その結果、微細化によるコスト低減の率が低下すると指摘されて来た。
プロセス全体の中で、現在、ダブルパターニングなどの導入によって、露光プロセスのコストが急上昇しており、EUVとなればさらに跳ね上がる。さらにトランジスタも、今後は新材料や新構造の導入で複雑度がさらに上がる可能性が高い。
だが、Intelは、それも問題ないと言う。プロセスドウェハのコストが急上昇していることは、Intelも認めている。下のスライドの一番左のチャートが、ウェハ面積当たりのプロセスコストだ。14nm、10nmと、最新プロセスでは急角度で面積当たりのコストが上昇している。ダブルパターニング露光やFinFETと、新要素が加わるにつれてウェハあたりのコストが上がっている。
Intelは、そうしたトレンドに対応するために、トランジスタ密度を従来以上に高めていると説明する。それを示すのが、スライド中央のチャートだ。これは、トランジスタ当たりの面積を示しており、青のラインは従来のトランジスタ密度向上のカーブだ。従来は、1世代毎にトランジスタ密度は2倍に上昇していた。しかし、14nmプロセス以降は、トランジスタ密度を1世代毎に2倍以上上昇させるようにしているという。14nmではその密度向上に成功し、10nmではさらに向上率が上がった。次の次となる、7nmプロセスでも2倍以上の密度向上を継続できる確信を得たと言う。
半導体チップのコストの指標となるのは、プロセスドウェハのコストをトランジスタ数で換算した指標であるCPT(Cost Per Transistor)だ。CPTが順調に下がるなら、同じトランジスタ規模のチップを、より低コストに製造することが可能になる。Intelは、ウェハのコスト上昇以上にトランジスタ密度を上げることで、CPTを下げることに成功していると主張する。
青のラインが伝統的なCPTのカーブで、トランジスタ当たりのコストは世代毎に約7割、厳密には69%前後を平均として下がって来た。しかし14nm以降は、トランジスタ当たりのコストCPTは、従来より速いペースで下がっているという。その結果、Intelが上で述べたような経済則が可能になっているという。
トランジスタ当たりのコストが上昇すると、プロセスR&Dコストを加えた場合に、利幅マージンを食ってしまい、Intelの主張するプロセスの微細化によるコスト低減の効果が消えてしまう。その損益分岐点は、CPTが86%のラインであるという。86%まで上がると、微細化によるコストの低減効果が消えてしまう。CPTは確かに重要なチャレンジではあるものの、Intelの現在のプロセス開発は、7nm世代までは良好なCPTを保っているから大丈夫、という説明だ。
対ファウンドリではトランジスタ密度で優れる
Intelは、トランジスタ密度では、競合するファウンドリよりも確実に優位に立っていると主張している。数字上で同じプロセスノードでも、Intelプロセスの方が、ロジック部の密度が高いとする。
ところが、IntelのCPU製品は、SamsungやTSMCなどのファウンドリが製造しているSoC(System on a Chip)やGPUと比べると、トランジスタ数の割にダイサイズが大きい。チップのダイサイズを単純比較したトランジスタ密度では、Intel製品は必ずファウンドリの同世代プロセスのチップより低く見える。これについては、2015年のInvestor MeetingでHolt氏が説明している。
下のスライドは、Intelが示したトランジスタ密度の比較で、これだけを見ると、確かに左のTSMCやSamsungのCPUに対して、右2つの青のバーのIntelのCPUの方が密度が低いように見える。しかしそれは、セルライブラリが異なるためだとIntelは言う。
トランジスタの内訳を比較すると、ファウンドリ製品は、トランジスタ密度の高いSRAMの比率が高い。またロジック部も、セルが小さなライブラリを使っている。それに対して、Intelプロセッサは、レジスタに高性能でトランジスタ密度の低い回路を使っている。またロジック部では、性能の高いトールセルも使っている。こうした差異を正規化すると、実際にはIntelの方がトランジスタ密度が高い、というのがInvestor Meeting時の説明だった。
これは製品の性格の違いもあるため、単純な比較はできない。しかし、トランジスタ密度を単純にトランジスタ数をダイ面積で割ることでは、密度を比較できないことも確かだ。
ユニットデマンドの今後
IntelのISSCCのスピーチの前半部分を、Investor Meetingの一連のスピーチと対照すると、Intelのポイントが見えてくる。ISSCCでは、微細化への確信の部分が強調され、当面は微細化をドライブし、ムーアの法則を継続しようとする路線が再確認された。その裏付けとなる、経済的なファクタが明瞭にされたのが今回のスピーチだ。
そしてIntelのスピーチが意味するのは、ムーアの法則は続けることができるが、結果として、最大規模の半導体企業以外はレースから振り落とされること。ライバルも厳しい戦いを強いられること。そして、Intelは巨大であるが故に、今後も有利なビジネス展開が可能だという点だ。
ただし、この前提のためには、Intelは自社の製品の需要が保たれるようにしなければならない。実のところ、この部分が現在の一番の疑問点だ。Intelの前提は、全てIntel製品に対する需要が一定であることを前提としている。
下は、2015年のInvestor Meetingで示された需要のシミュレーションだ。山は、それぞれのプロセス世代のウェハ生産数量で、新プロセスは立ち上がると生産量のピークへと山なりに伸び、その次のプロセスが立ち上がると山を下り始める。そのため、山が重なるカーブとなる。
黄色のラインは、2011年当時の、ユニット需要が年に10%ずつ伸び続けるという予想モデルのものだ。この予想の場合、Intelはウェハ処理数を世代毎に増やして行かなければならない。しかし、Intelは現在、青のフラットな需要の予想を取っている。この予想では、同じ高さの山が各世代続くことになる。この想定で、製造コストやR&Dコストの比率などが計算されている。つまり、前提が崩れれば、これまでのシミュレーションも崩れてしまう。
上のスライドの赤のラインは、ユニットデマンドが年に25%ずつ下がった場合の予想だ。25%ずつ下がった場合は、Intelのエコノミックスケーリングの利点を全て食い尽くして、10年後にはIntelは製造キャパシティがガラ空きになってしまう。もちろん、投資家向けのInvestor Meetingでは、そんなことは起こらないから余裕がある、というストーリーになっている。
このスライドもISSCCでは示されなかったスライドだ。半導体ビジネスの世界では、需要が年に25%ずつ下がるという事態も珍しくない。そう考えると、半導体関係者の前では、このスライドは意味をなさないだろう。つまり、Intelがムーアの法則を同社が継続できるとする根拠のうち、開発コストの比率とCPTの低減は問題がないとしても、需要を継続し続けなければ、ここまでの論が成り立たない。
そして、ここでのポイントは、Intelは、まだIDM (Integrated Device Manufacturer)の性格を強く持っている半導体企業で、ライバル企業はファウンドリビジネスモデルを取っているという点だ。どちらのモデルの方がユニット需要を維持できるのか。つまり、自社開発で優れた製品を提供する方が良いのか、顧客の設計の製品をより柔軟に製造できる方が良いのか、需要という面で、現在ビジネスモデルが問われている。
