後藤弘茂のWeekly海外ニュース
AMDの次期GPU/CPU/APUを製造するGLOBALFOUNDRIESの14nmプロセス
（2015/12/4 12:27）
3Dトランジスタ技術でようやくIntelと並ぶ
AMDは次世代のGPU、CPU、APU(Accelerated Processing Unit)を、GLOBALFOUNDRIESの14nmプロセス技術で製造する見込みだ。全ての製品かどうかはまだ分からないが、複数の製品がGLOBALFOUNDRIESで設計されているという。14nmプロセスは、FinFET 3Dトランジスタ技術で、これによって、AMD製品も、Intelと同じ3Dトランジスタの土俵に立つことになる。FinFET 3Dトランジスタは、リーク電流(Leakage)を大幅に抑え、性能/電力を引き上げ、特に低電力時の性能を上げる。
GLOBALFOUNDRIESは、28nmプロセス世代では、ファウンダリ最大手のTSMCに大きく引き離された。しかし、今回の14/16nmプロセス世代では、ほかのファウンダリに急速に追いつきつつある。14/16nm世代の開発製造でTSMCと並んで先行するSamsungから、プロセス技術のライセンスを受けたためだ。
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Samsungの14nmプロセスには、先行生産の「14LPE」と、性能を引き上げた後発の「14LPP」の2種類のプロセスがある。Samsung自身も、現在、2世代目FinFETの14LPPの量産に入ろうとしている。GLOBALFOUNDRIESはどちらもライセンスを受けたが、14LPPに注力して量産に入るという。
GLOBALFOUNDRIESは、28nmプロセスと14nmプロセスの間の20nmプロセスも事実上スキップに近い状態になっている。つまり、出遅れたプロセスはスキップして、2世代目のFinFETプロセスで一気に追いつこうとしている。ちなみに、FinFETプロセスでSamsungと並ぶTSMCも、最初の16nmプロセス「16FF」から、パフォーマンスアップ版の2世代目プロセス「16FF+」へと移行しつつある。TSMCは16nmとノード名を付けているが、Samsung/GLOBALFOUNDRIESの14nmプロセスと、メタルピッチ(配線間隔)やフィンピッチ(フィン間隔)的には同じ世代だ。
フィンの高さが異なる2世代目のSamsung/GLOBALFOUNDRIESの14nmプロセス
AMDのGPU/CPU/APUをブーストするGLOBALFOUNDRIESの14LPPプロセス。Samsungは、すでに14nmでAppleのiPhone 6s/6s PlusのA9 SoC(System on a Chip)を製造している。A9は、先行する14LPEプロセスで量産されていると見られる。AMD製品を製造するのは、同じ14nmでも、後発の14LPPとなる。Samsungが開発した14LPEと14LPPは、同じ14nmでも内容が大きく異なる。一言で言えば、早く製造できるように無難な技術レベルに抑えたのが14LPEで、時間をかけて性能を引き上げたのが14LPPだ。Samsungは、11月に開催されたARMの技術カンファレンス「ARM Techcon」で、14LPPの概要を明らかにしている。
両プロセスの最大の違いは、フィンハイト、つまり、3Dトランジスタのソース-チャネル-ドレイン部分であるフィンの高さだ。正確な比率は公表されていないが、14LPEに対して14LPPは、フィンの高さが高くなっている。フィンが高くなると何がいいのか。最大の利点は、ゲート幅が広がり面積が広くなることだ。
従来のプレーナ型の2Dトランジスタでは、シリコン基板の上にゲート電極が配置されており、ソース－チャネル－ドレインが平面上に並んだ2D構造となっている。それに対して、FinFET 3Dトランジスタでは、ソース－チャネル－ドレインが立体化されている。ソース－チャネル－ドレインが、フィン(ひれ)のように立っていることから、FinFETと呼ばれている。
FinFETでは、ゲートはフィン中央のチャネル領域を3方向から囲むように形成されている。ゲート電極にかける電圧を上げてしきい電圧より高くすると、ソース－ドレイン間のボディにチャネルが形成されて電流が流れ始める。ゲートが立体となっているため、プレーナ型よりもゲート幅が広くなり、特性が良くなる。
困難が多いフィンの高さの拡張
FinFETはこうした構造であるため、フィンが高ければ、よりゲート幅が広がり、性能が上がる。フィンハイト(フィンの高さ)は、FinFETでの性能の重要なファクタとなっている。
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また、フィンの高さが高くなると、リーク電流もより抑えられる。現在のプロセスは微細化したために、ゲートの長さが短くなると発生する短チャネル効果(SCE:Short Channel Effect)が問題となっている。チャネル(ゲート長)が短くなると、ゲートに電圧を掛けていないオフ状態でも、ソースとドレインの間で電流が流れるサブスレッショルドリーク電流が増大する。フィンが高くなると、短チャネル効果はさらに抑えられる。
さらに、フィンを複数使う性能の高いマルチチャネルトランジスタでは、より少ないフィン数で同じ性能を出せるようになる。結果として、回路の部品であるスタンダードセルの面積を減らすことができる。
簡単に言えば、フィンハイトの高い14LPPは、14LPEに対して、より高性能かつ、より低電力なプロセスとなる。いいことづくめのようだが、話はそう簡単ではない。FinFETプロセスの製造で最も困難な点の1つは、ハイトコントロール、つまり、フィンの高さの制御だ。この制御が非常に難しいため、フィンを高くすると特性ばらつきが大きくなり、製造が難しくなる。
高性能CPUやGPUを作ることができる14LPP
14LPPには、トランジスタの構造以外にも14LPEと大きく異なる点がある。それは、デバイスピッチとスタンダードセルライブラリだ。簡単に言えば、14LPEは高密度なピッチとライブラリに最適化されていた。それに対して、14LPPは、高密度から高性能まで幅広いライブラリの選択肢がある。言い換えれば、14LPEではAMDの高性能CPUやGPUを作ることは難しいが、14LPPはそれができる。
具体的には、Samsungの14nmプロセスでは、CPP(Contacted Poly Pitch)に78nmと84nmの2つのオプションがある。14LPEでは、このうちの78nmしか使えなかったが、14LPPでは84nmのオプションを使うことができる。CPP(Contacted Poly Pitch)は、デバイスピッチ(Device Pitch)やトランジスタピッチ(Transistor Pitch)と同じく、トランジスタの間隔の指標となるパラメータだ。これが狭いほど、よりトランジスタ密度が高くなり、広いほど性能を上げやすくなる。Samsungの14nmでは、高パフォーマンスライブラリは84nm CPPをベースにする。
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14LPPで高性能の選択肢が用意されたセルライブラリ
スタンダードセルは、回路設計の言ってみればレゴブロックのような部品だ。スタンダードセルは、設計しやすいように高さを揃えてある。複数の高さの種類があり、セルの背が高いほど性能が高く、低いほど高密度となる。セルの高さは、メタル層(配線層)のトラックピッチ(トラック幅)で数えることになっている。FinFETプロセスの場合は、ハイパフォーマンスセルが、10.5トラック(10.5T)。ハイデンシティ(高密度)のスタンダードセルが9トラック(9T)、ウルトラハイデンシティ(超高密度)は7.5トラック(7.5T)となる。
Samsungの14LPEではこれらの組み合わせのうち、CPPが78nmで9Tの高密度ライブラリスタンダードセル「9T/78CPP」しか使えなかった。それに対して14LPPでは、9T/78CPPだけでなく、9Tセルで84nm CPPのハイパフォーマンスライブラリ「9T/84CPP」と、10.5Tセルで84nm CPPのウルトラハイパフォーマンスライブラリ「10.5T/84CPP」が使えるようになった。
ライブラリのセルハイトが高くなった上に、トランジスタ間の間隔CPPが広がれば、通常ならトランジスタ密度がぐっと落ちてしまう。同じトランジスタ数のチップのダイサイズが大きくなり、製造コストが上がってしまう。この点は、Samsungはセルライブラリの中で設計上の都合で発生する使われないフィンであるダミーフィンを減らすことで解決している。
こうして概観すると、14LPEは製造を急いだ先行プロセスで、14LPPがSamsungの14nmの本命であることが分かる。そして、14LPPは、明瞭に高性能GPUやCPUをターゲットに含めている。14LPPのライセンスを受けたGLOBALFOUNDRIESが、このプロセスをAMD製品にもたらすのは当然だ。
結果として、AMDは2016年には、高性能かつ低電力のFinFETプロセスを、製品ラインナップの全域で使うことができるようになる。