モバイルデバイス向けに、「LPDDR4」と「Wide I/O 2」という2種類の次々世代DRAM規格がJEDEC(米国の電子工業会EIAの下部組織で、半導体の標準化団体)で策定されつつある。今後1～2年で市場に登場する「LPDDR3」と「Wide I/O」の後継メモリ規格だ。つまり、2世代先のメモリとなる。LPDDR系が現在のLPDDR2と同じようにx32程度までのパラレルインターフェイスのDRAM規格。Wide I/O系が、ダイスタッキングを考慮した512-bitの超広インターフェイスのDRAM規格だ。どちらも、メモリ帯域では25.6～34.1GB/secを目指す。

　この数字は、スマートフォンやタブレットのメモリ帯域が、あと数年で現在のPCに追いつくことを意味する。DDR4の最初のスペックである2,133Mtps転送レートでデュアルチャネル(128-bitインターフェイス)のPCでは、メモリ帯域は34.1GB/secになるからだ。ついに、モバイルデバイスのメモリが、PCと同レベルになる。

　モバイルメモリは、約2年で2倍のペースで高速化している。スマートフォンやタブレットのメモリが、2年毎に、どんどん高速になっている。同じインターフェイス幅で、2年毎にメモリ帯域が倍々になるロードマップだ。PCメモリに例えるなら、2009年までDDRだったメモリが、2010年にはDDR2になり、2012～13年にDDR3になり、2015年頃までにDDR4になるようなものだ。ゆったりしたPCメモリの進化と比べると、驚くほど急ピッチなメモリ技術の発展だ。

　実際には、Appleのようにメモリインターフェイス幅も次第に拡張しているため、モバイルデバイスのメモリ帯域は2年で2倍以上のペースで上がっている。Appleを例に取ると、ほぼ1年で2倍のペースでメモリ帯域が広がっている。

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　このクレイジーな高速化をドライブしているのは、モバイルデバイス自体の急激な進化だ。下は先月(2012年5月)開催された「JEDEC Mobile Forum」でARMが行なった、モバイルデバイス向けSoC(System on a Chip)の動向のスライドだ。今後2～3年でスマートフォンやタブレットのSoCは、極めて高いパフォーマンスレンジに達する。そのため、メモリ帯域が必要となる。

モバイルデバイス向けSoCの動向

　特に、ディスプレイ解像度の伸びがメモリ帯域を押し上げる要因になると、JEDECのカンファレンスでQualcommは説明した。すでに、ノートPCの解像度をタブレットは越えつつあり、それに合わせてメモリ帯域を引き上げる必要がある。そして、メモリ帯域への要求は、すでに待ったなしの状態にまで切羽詰まっている。そのため、JEDECでは、モバイルDRAMでは異例の速さでスペックの策定を進めており、そのために、次々に新DRAM規格が登場しつつある。

　まず、JEDECは次のメモリであるLPDDR3に、高速版の「LPDDR3E」として2,133Mtps転送レートのスペックを追加した。そして、LPDDR3の2年後のイントロデュースをて目指して、LPDDR4をロードマップに正式に組み入れた。下のJEDECのロードマップは、実際の製品導入のフェイズとはずれがあるが、大まかなモバイルDRAM開発の時間軸がわかる。製品導入は、このチャートから1年程度、後ろへとずれる。

モバイル向けメモリのバス幅

　チャートを見るとわかる通り、Wide I/Oも2年でWide I/O 2へと発展する。こちらも、Wide I/OからWide I/O 2で倍速かそれ以上の転送レートになる。チャートからは、JEDECが2～3年毎に2倍またはそれ以上のペースで、メモリを広帯域化しようとしていることがよくわかる。そのハイペースはPCメモリを追い抜こうとしている。

モバイル向けメモリのトレンド

　LPDDR4のポイントは、DDR4並の帯域を、消費電力を抑えながら実現することにあるという。JEDECは、LPDDR3は急速なメモリ帯域ニーズに応えるために急いで規格化したため、消費電力が犠牲になったと説明する。LPDDR4は、そうした問題に対応し、より低い電力で広帯域を目指す。

LPDDR4の概要

　ちなみに、JEDECは一時、LPDDR3の後継として「LPDMM(Low Power Dual Mode Memory)」と呼ばれるシリアルインターフェイスメモリを検討していた。しかし、現在はそのプランは消えているという。LPDDR4のスペックは、RambusのMobile XDR DRAMの転送レートと重なる。

　JEDECは、今後しばらくは、LPDDR系とWide I/O系の2系統のメモリ規格を併存させる。Wide I/OとLPDDR3、Wide I/O 2とLPDDR4といったペアになる。同レベルのメモリ帯域で、より低消費電力なWide I/O系と、より低コストなLPDDR系で棲み分ける。言い換えれば、市場のチョイスにまかせる。

　Wide I/Oは、最初に規格化されたのはSDRで200Mtpsまでの転送レート。Wide I/O 2はDDR4で、533Mtpsまでの転送レートがターゲットだという。Wide I/Oの規格化の段階で、すでにWide I/O 2は予定されており、リザーブピンなども設定されていたので、Wide I/O 2はすんなり行くだろう。

　Wide I/Oについては、モバイル以外の分野での展開も重要だ。JEDECでは、現在、モバイルだけでなく、ハイパフォーマンスプロセッサ向けのWide I/O派生規格の議論を行なっている。すでに、たたき台として、DRAMチップ当たりのメモリ帯域で1Tbits/sec(125GB/sec)以上の規格と、2Tbits/sec(250GB/sec)以上の規格が上がっているという。下のスライドの右上の2つが俎上に上がっているハイパフォーマンスWide I/Oのプランだ。

Wide I/Oの規格

　1Tbits/sec DRAMの方は、現在のWide I/Oと同じ4チャネルの128-bitインターフェイス(合計512-bit)だが、転送レートを第1世代のWide I/O(200Mtps)の10倍に引き上げる。ベース1,066MHzのDDRで、転送レートを2,133Mtpsにすることを議論しているという。このプランで実現する場合、同じWide I/O系でも、SDRAM並の200Mtpsから、DDR3の最高スペックと等しい2,133Mtpsにまで引き上げられることになる。

　512-bitインターフェイスを2,133Mtpsの転送レートで駆動するため、1チップのメモリ帯域は136.5GB/secになる。今のGDDR系DRAMが6チップ(192-bitインターフェイス)で実現しているメモリ帯域を1チップで実現できるようになる。

　2Tbits/sec DRAMも、Wide I/O系の技術で実現するが、まだ概要は明らかになっていない。インターフェイスの幅を広げるアプローチも検討されているという。その場合は、インターフェイスを8チャネルの128-bitインターフェイス(合計1,024-bit)へと拡張し、2,133Mtpsで駆動することで273.1GB/secのメモリ帯域を実現する方法などが想定される。今のハイエンドGPUを凌ぐメモリ帯域が、ワンチップのDRAMで実現できるようになる。

　IntelなどCPUメーカーがスタックDRAMの構想を語り始めた当初、目標として掲げていたメモリ帯域は1TB/secだった。2Tbits/sec Wide I/Oなら、例えばTSVインタポーザなどを使って4チップ構成にすれば、1TB/secの帯域を実現できることになる。実際には、2048-bitのインターフェイスを実装することは簡単ではないが、プロセッサベンダの目指す方向に近づいていることは確かだ。

　こうしたハイパフォーマンスWide I/Oは、グラフィックスやPC、ハイパフォーマンスコンピュータなど幅広い用途を想定しているという。おそらく、今回は、高速版Wide I/Oのスペックをある程度汎用的に策定し、それを、3Dダイレクトスタックや2.5Dインタポーザ、メモリコントローラチップにスタックしたメモリキューブなど、パッケージ技術でそれぞれの市場に向けた差別化を行なうと推定される。

　高速版Wide I/Oは、特にNVIDIAのようなGPUメーカーにとって福音となる可能性が高い。並列プロセッサであるGPUは、CPUより1桁高い効率性でコンピューティングパフォーマンスを伸ばしており、そのため、CPUよりもメモリ帯域が重大な問題となっている。Wide I/O系のスタックDRAMは、GPUの抱えるメモリ帯域問題を一気に軽減できる重要なカギとなりうる。

　ただし、スタックDRAMを採用できる時期はまだ見えていないとNVIDIAは説明する。どんな素晴らしいメモリ規格でも、特定用途向けの限られたDRAMとなり、高価格に留まってしまうなら使うことができないとNVIDIA関係者は語る。現在は、JEDECでのディスカッションを見守っているところだと言う。

DRAMのバス幅推移