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20nmプロセスから先はムーアの法則の意味がなくなる?

〜トランジスタ当たりのコストの上昇

トランジスタ当たりのコストが半導体業界の最大の問題に

 ムーアの法則は今後も続くが法則自体の意味がなくなる。そうした危機が迫っているという見方が広まっている。CMOSプロセスの微細化は継続できても、トランジスタのコストダウンが止まってしまう可能性があるからだ。分岐点は28nmプロセスで、ここより微細化すると、プロセス技術の複雑化やツールの高価格化のためにウェハ当たりのコストの上昇が急峻になると言われている。そして、ウェハ当たりコストの上昇が、CMOSスケーリングの利点を相殺してしまうため、トランジスタ当たりのコストが下がらなくなると言われている。

 この問題が大きく取り上げられ始めたのは2年ほど前からで、併せてさまざまな動きが半導体業界で起きている。1つは、450mmウェハへの移行で、ウェハの大口径化によるトランジスタ当たりのコスト削減で、微細化によるコストダウンの行き詰まりを緩和しようとしている。450mmへの移行が一時期急加速された原因の1つは、このトランジスタコストダウンの行き詰まりがある。“450mmイケイケ”のIntelに引っ張られるカタチで、業界は450mmへと動きつつある。

 その一方で、28nmプロセスを長期的なノードとして、微細化を先送りしようとするチップベンダー側の動きもある。20nmプロセスのデザインインが始まったあたりから、そうした動きが活発化している。20nm以降のコストが見えてきたからだ。典型的な対応は、ARMが28nmプロセス向け(POPを28nmに用意)に新CPUコア「Cortex-A12」のライセンスを開始したことだ。ARMは、28nmが長期的に残ると考え、コストを重視する顧客のためのコアを28nmにフォーカスして出した。

 CMOSプロセスでの微細化によるコストダウンのうまみが消えて行くのを、ウェハの大口径化で相殺しようとする一部半導体メーカー。それに対して、微細化はしばらく見送り、枯れた28nmまでのプロセスに留まろうとする一部チップベンダー。28nm以降の動きは、複雑な状況になり始めた。

主要ファウンダリのプロセスロードマップ
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古典的スケーリングではフリーランチだったトランジスタ数増加

 パフォーマンスCPUやGPU、あるいはモバイルSoC(システムオンチップ)を作るチップベンダーにとって、トランジスタ当たりのコストの上昇は極めて重大な問題だ。CMOSプロセスの微細化で実現してきたCPUやGPUのアーキテクチャや機能の進化に、経済的にブレーキがかかることを意味しているからだ。NVIDIAがこの問題を指摘する急先鋒である理由は、そこにある。

 古き良き古典的CMOSスケーリングの時代には、全てがうまく働いた。プロセスノードが1世代(0.7倍)微細化すると、トランジスタ面積は半分の0.5倍になり、同じサイズのダイ(半導体本体)に2倍のトランジスタを載せることができた。それでありながら、ウェハとそのプロセスコストはほぼ変わらず、トランジスタ当たりのコストが半分の0.5倍になった。チップに載せるトランジスタを世代毎に倍増させても、チップ当たりのコストはほぼ一定だった。加えて、駆動電圧は0.7倍に、消費電力は0.5倍に、動作周波数は1.4倍になった。

従来のCMOSスケーリングの模式図
従来のCMOSスケーリングにおけるゲート長と電圧の相関
従来のCMOSスケーリングで得られたメリット
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 しかし、次第に駆動電圧がスケールダウンしなくなって電力が低減しなくなり、動作周波数の伸びも緩慢になった。電力との戦いが始まった。それでも、トランジスタ当たりのコストは下がり続けたため、半導体メーカーはムーアの法則の利点を享受できた。プロセス世代ごとにチップのトランジスタ数を倍に増やし、それによって演算ユニットを増やし、アーキテクチャを拡張し、機能を統合していった。しかし、それは、世代ごとにトランジスタコストが下がるという前提があったからだった。

CMOSスケーリングの現状
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ウェハ当たりのコストの上昇が影響

 過去数世代に渡って、ウェハ自体のコストが上がり、ウェハ当たりのプロセッシングも複雑になる分(例えば露光が多重になった)だけコストが上昇した。それでも、CMOSスケーリングの効果はウェハ当たりのコスト上昇をずっと上回り、トランジスタ当たりのコストは下がり続けた。55nmより40nmの方がトランジスタコストは低く、40nmより28nmの方がさらに下がった。そのため、CPUやGPU、SoCのメーカーは、プロセスの微細化の度に、同レベルのダイサイズで同価格帯のチップのアーキテクチャとパフォーマンスを拡張した。例えば、GPUアーキテクチャでは28nmでNVIDIAはKepler(ケプラ)を、AMDはGCN(Graphics Core Next)を実現した。

 ところが、これから先は状況が変わる。プロセスが微細化すると、ウェハ当たりのコストが大幅に上昇すると言われているからだ。もし、1世代の微細化でウェハ当たりのコストが2倍にまで増えるのなら、CMOSスケーリングで載せられるトランジスタ数が2倍になっても、コスト低減の効果は相殺されてしまう。実際にはそこまでは上がらないものの、トランジスタ当たりのコストが前世代に対して下がらなくなると言われている。

 そうなると、同程度のトランジスタ数のチップなら、微細化してもコストがあまり下がらないことになる。そして、トランジスタ数を倍増させたチップを作ると、ダイ当たりのコストは、今までより大幅に増えてしまうことになる。トランジスタコストが上がっても、高価格のハイエンドCPUやGPU、ハイエンドモバイルSoCはある程度は見合うが、経済性が重要なミッドレンジ以下のチップは微細化が見合わなくなる。

プロセスの世代移行とコストの変化
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コストスケーリングが停滞するファウンダリのプロセス

 ファウンダリの20nmプロセスは、現在、デザインが始まっている。そして、問題は顕在化しつつあり、28nmに留まるか20nmへ進むかどうかで分かれつつあるという。さらに、ファウンダリは20nmの先でトランジスタを従来のプレーナ型からFinFET 3Dトランジスタへと切り替える。これは、20nmプロセスのバックエンドを流用して、トランジスタだけをFinFETに切り替えるプロセスで、GLOBALFOUNDRIESは14nm、TSMCは16nmとノード世代の名前を付けている。

 20nmから16/14nmへの移行では、バックエンドは共通なので、原理的にトランジスタはスケールダウンしない。それどころか、マルチチャネルの場所はトランジスタサイズが大きくなることもある。そのため、プロセスが移行しても、トランジスタの密度は原理的に変わらない。さらに、FinFET化でウェハ当たりのコストは上昇すると言われており、トランジスタ当たりのコストはさらに上がってしまう。Intelは、今年5月のJefferies TMT Conferenceのプレゼンテーションで、この問題を下のスライドで指摘している。

20nm→16nm FinFETでスケールダウンがないことを指摘したIntelのJefferies TMT Conferenceでのスライド

 GPUで見ると、NVIDIAで言えば、20nmと見られる「Maxwell」(マクスウェル)から問題が顕著になり、16nmと推測される「Volta」(ボルタ)ではさらに問題が大きくなる。AMDで言えば、20nmのGPU「Volcanic Islands」の世代から問題がのしかかる。そのため、GPUベンダーはハイエンドはプロセスを移行させるが、下位のラインナップは28nmを使い続けると言われている。

 ちなみに、プロセスの微細化で先行するIntelはどうなのか。Intelも下のようなスライドで、現在のフォーカスがコストスケーリングにあると指摘している。

IntelのJefferies TMT Conferenceでのスライド

 ただし、Intelは、自社のプロセスに関してはトランジスタコストの低減は順調に推移しており、今後の14nmや10nmでもコストの低減が続くと説明している。下は5月のLondon Analyst Summitのスライドだ。これを見る限り、Intelについては、コストスケーリングの行き詰まりは対岸の火事であるように見える。

IntelのLondon Analyst Summitでのスライド

 トランジスタ当たりのコストは、スケーリングファクターとウェハ当たりのコスト、それに歩留まりで決まる。もしIntelの22nmの歩留まりが劇的に良好なら、当然、22nmのトランジスタ当たりのコストも下がる。同様の歩留まりを予測するなら、その先も下がる。また、Intelの場合、このコスト予測に450mmウェハへの移行も含めている可能性がある。今のスケジュールなら10nm世代あたりで450mmに替わり始めるからだ。

450mmウェハへの大口径化で相殺する

 これまでも、半導体業界はシリコンウェハを大口径化することで、コストダウンを測ってきた。今回も、それを再び繰り返そうという動きが活発化している。現在、主流のウェハ径300mmを450mmへと1.5倍にすると、1枚のウェハで製造できるチップの数とトランジスタの数が最大で約2.2倍に増える。しかし、ウェハ当たりのコストは、こなれてくれば2倍には増えず、1.x倍に収まる。そのため、チップ当たりまたはトランジスタ当たりのコストは、ウェハの大型化で低減することになる。これが、ウェハの大口径化の論理だ。

300mmから450mmウェハへの移行
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 その通りなら、ウェハを450mmに拡大すれば、微細化のトランジスタコストの上昇をある程度相殺できることになる。チップベンダーは、コアのアーキテクチャを強化することにトランジスタを費やしても、コストが急増することがない。これまで通りのアーキテクチャや機能の強化を続けることができる。

 しかし、450mmウェハへの移行は、激しい痛みを伴うため、決していい話ばかりではない。まず、Fabのツールは450mm対応の新しいものに入れ替わり、Fabの中のウェハ搬送システムなども全て置き換えることになる。全体的に、Fabへの投資が膨らむことになる。ただでさえ、Fabへの投資がプロセス世代ごとに増大しているのに、さらに投資が膨らむことは、半導体メーカーにとってとてつもない重荷だ。

 そのため、投資に見合うだけの売り上げを見込むことができるメーカーでなければ、450mmに踏み切りにくい。しかし、450mmに移行するベンダーが、トランジスタ当たりのコストで優位に立ってしまうのなら、450mmへと踏み切らないと生き残ることができない。膨大な投資額を賭けたチキンレースで、半導体メーカーは決断を強いられる。

 前回の300mmウェハへの移行では、ウェハの大口径化に追従できない半導体メーカーが振り落とされた。今回も、450mmへの移行で、Intelは半導体メーカーの振り落としも目論んでいると言われている。体力のある巨大メーカーだけが生き残るゲームだ。

 再びファウンダリも足切りされ、脱落組と切り抜け組に分かれる可能性が出てくる。そうなると、ファブレスのCPUやGPU、SoCをリーディングエッジのプロセスで製造できるファウンダリがさらに少なくなる可能性もある。ただし、450mmへの足並みは決して揃っているとは言えず、どういった展開になるのか、まだ読み切れない部分がある。Intel関係者は「450mmをやるかやらないかという議論はとうに終わっていてコンセンサスはできている」と言うが、半導体メーカーの温度差はかなり大きい。

(後藤 弘茂 (Hiroshige Goto) E-mail