笠原一輝のユビキタス情報局

見えてきたSilverthorneの姿
〜2W/1W/0.6Wと3種類のTDP




Silverthorneプロセッサ。パッケージは441ピンのFCBGA8パッケージとなる

 Intelは、今年(2007年)4月に開発コードネーム“McCaslin”(マッカスリン)と呼ぶ、UMPC(Ultra Mobile PC)およびMID(Mobile Internet Device)向けのIntel Ultra Mobile Platform 2007を発表し、すでに富士通などから対応製品がリリースされている。このMcCaslinの後継プラットフォームとして、Intelが2008年の第1四半期にリリースを予定している製品が“Menlow”(メンロー)で、CPUの“Silverthorne”(シルバーソーン)とチップセットの“Poulsbo”(ポールズボー)から構成されていることはすでに何度も取り上げてきたとおりだ。

 IntelはMenlowリリース前の、9月のIDF Fallでも、Menlowに関する詳細を明らかにしてこなかったが、リリースも近づいてきたこともあり、OEMメーカー筋などから徐々に詳細が明らかになってきている。本レポートではそうしたMenlow、特にCPUとなるSilverthorneに関する最新情報をお伝えしていきたい。


●HTに対応し、Merom命令セット互換のシングルコアCPU

 Intelは今のところSilverthorneの詳細に関して雄弁には語っていない。IDF FallにおいてIntel 上級副社長兼ウルトラモビリティ事業本部 本部長のアナンド・チャンドラシーカ氏は「Silverthorneはゼロから設計した全く新しいマイクロアーキテクチャになっている。しかし、命令セットの観点で言えばMeromに完全互換で、ソフトウェアはコンパイルしなおす必要なく動作させることができる。パフォーマンスと低消費電力が共存できるような仕組みを盛り込んでいる」と述べるだけで、具体的な詳細については何も語ってこなかった。

 だが、そうしたSilverthorneの詳細が徐々に明らかになりつつある。OEMメーカー筋の情報によれば、Silverthorneの仕様は以下のようになっているという。

(1)シングルコアの新マイクロアーキテクチャ
(2)1.8GHz〜0.8GHzまでセグメント毎に異なる周波数
(3)32KB(命令)+24KB(データ)のL1キャッシュ
(4)512KB、8WayのL2キャッシュ
(5)Hyper-Threading(HT)テクノロジに対応(1コア/2スレッド)
(6)Intel64/SSSE3/VT/XDに対応
(7)400/533MHzのFSBをサポート
(8)441ピンのFCBGA8パッケージ

 今のところ、Silverthorneのマイクロアーキテクチャがどのようなものになっているかは全く明らかにはなっていない。しかし、HTテクノロジが実装されたシングルコアということまではわかっているので、ここからある程度推定することができる。

 クロックあたりの命令実行効率を上げるという、Banias以降Coreマイクロアーキテクチャまで引き継がれてきた手法ではない可能性があることだ。CPUの演算器の利用効率を上げるアーキテクチャであれば、HTのようにスレッドレベルで利用効率を高めるアプローチは必要ないはずで、何らかの別のアプローチが採られている可能性が高い。

 命令セットなどに関しては、Intel64やSSE3にも対応しているほか、MNI(Merom New Instruction)ことSSSE3(Supplemental SSE3)にも対応している。また、VTテクノロジ、XDについても標準で対応している。

●新しいパワーステートやFSB周りの省電力機能が追加される

 さらに、IntelはSilverthorneにおいていくつかの省電力機能の拡張を行なうという。OEMメーカー筋からもたらされた情報をまとめると、具体的には以下のような機能が追加される。

(1)新しいCステートのC6が追加される
(2)Dynamic Cache Sizing
(3)C4とC6との間に“Silverthorne C5”が新設される
(4)FSB周りの省電力機能の拡張

 (1)と(2)に関しては、Penryn(ペンリン)にも実装される機能とほぼ同じものだ。(1)と(2)に関しては、以前の後藤氏の記事で触れられているのでそちらを参照していただきたいが、簡単に説明すると、Dynamic Cache Sizingは、L2キャッシュの内容を徐々にメモリに書き出し、徐々にL2キャッシュの電源を切っていき最後はL2キャッシュが完全にOFFになる機能。C6ステートでは、L1キャッシュも含めてすべてメモリに書き出され、さらにCPUの電圧を下げることが可能になる。

 もう1つがSilverthorne C5と呼ばれる、新しいCPUの省電力ステートの追加だ。通常CPUがC4ステート(いわゆるDeeper Sleepモード)にある場合、チップセットはまだキャッシュにデータがあるものと想定している。しかし、Silverthorneなどの場合、L2キャッシュはDynamic Cache Sizingの機能を利用して、キャッシュの内容をメモリに書き出してすでにキャッシュの中には何もないという状況になっていることが多い。

 そこで、Silverthorneでは、C5というC4とC6との中間ステートを用意し、仮にチップセットからキャッシュの内容を確認する要求があっても、CPUをそれ以上のステートに戻さないようにする。これにより、CPUがさらに上位のステートに戻って無駄な電力が消費されるということが無くなるメリットがある。なお、C5というのは、ソフトウェアから見た場合にはC4にしか見えず、CPUの内部でだけ行なわれることになっている。

 FSB周りの省電力の拡張では、2つの新しい機能が追加される。それがCMOS FSBとスプリットVtt(2つに分離された電源ラインの供給)だ。CMOS FSBとは、FSBの信号のやりとりをハイブリッドに行なう方式のことだ。データバスとアドレスバスのやりとりはCMOSモードで行ない、ストローブ信号はGTLモードでやりとりを行なうという、2つの方式をあわせた方式を採っている。これにより、従来のAGTL+方式に比べて省電力が実現できるという。さらに、スプリットVttでは、マザーボードがFSBに供給する電圧(Vtt)を2系統に分離し、1つは通常のI/Oに供給する系統とし、2つのうち1つをCPUがC6ステートから復帰する時に割り込みをかけるピンに供給する。これにより、CPUがC6ステートにあるとき、通常のI/Oに供給する電力は約90%も削減可能と言う。

 Intelに近い情報筋によれば、こうした工夫により、SilverthorneがC6ステートにある時の消費電力はわずか0.1Wに過ぎないという。ちなみに、超低電圧版Core 2 Duo U7600(1.20GHz)が最低のC4ステートの消費電力は0.7Wだから、待機時消費電力は従来製品に比べて圧倒的に下がっているということができるだろう。

●熱設計消費電力によりSV版、MV版、LV版の3つのSKUを準備

 Silverthorneでもう1つ特徴的なのは、熱設計消費電力(TDP:Thermal Desgin Power)の観点から、3つの枠の製品が存在していることだ。具体的にはTDPが2WになるSV(Standard Voltage)版、1WになるMV(Medium Voltage)版、0.6WになるLV(Low Voltage)版の3つがそれだ。

【表】Silverthorneに用意される3つのSKU構成
 最高クロック最低クロックFSBTDP(最高クロック時)C6時消費電力
SV版1.86GHz1.33GHz533MHz2W0.1W
MV版1.1GHz1GHz400MHz1W0.1W
LV版0.9GHz0.6GHz400MHz0.6W0.1W

 2WのSV版は、EIST(Enhanced Intel Speedstep Technology)によるクロック周波数が最高が1.86GHz、最低が1.33GHzとなる製品だ。SilverthorneではFSBが533MHzか400MHzとなるので、SV版のFSBは533MHzとなるだろう。1WのMV版は、EISTによるクロック周波数が最高が1.1GHz、最低が1GHzとなる。こちらのFSBは400MHzとなるだろう。最後が0.6WのLV版で、EISTによるクロック周波数が最高が0.9GHz、最低が0.6GHzとなり、こちらもFSBは400MHzとなる。

 Intelが3つの製品を用意しているのは、UMPCやMIDだけでなく、ルーターなどのネットワーク機器や、Windows Home ServerベースのNASなどの組み込み用途などモバイル機器以外への展開も見据えているからだろう。

 UMPCやMID向けだけであれば、MV版とLV版だけで十分で、SV版は特に必要がないはずだ。それなのに、2WというUMPCやMID向けと考えればやや高い消費電力のSKUを用意したのは、そうした製品への展開を考えているからと考えるのが妥当だろう。

 さらに言うのであれば、Menlowの世代では用意されないが、さらに遠い未来にはより消費電力の低い超低電圧版(ULV)版を用意しそれをスマートフォンに、という展開は容易に予想ができるのではないだろうか。

●メモリコントローラやGPUがCPU側に移動するMoorestown

MenlowプラットフォームのチップセットPoulsbo。1チップ構成になり、ノースブリッジとサウスブリッジの機能が1チップになる

 Menlowプラットフォームのチップセット、つまりSilverthorneと組み合わせて利用されるPoulsboだが、ノースブリッジとサウスブリッジをあわせたシングルチップのチップセットとなる。つまり、Menlowは、SilverthorneとPoulsboの2チップから構成されることになる。

 この2チップ構成は、2009年に投入される予定のMenlowの後継プラットフォームになるMoorestown(ムーアズタウン、開発コードネーム)にも引き継がれることになるが、Menlowの2チップと、Moorestownの2チップでは、その内容が大きく異なっている。Menlowでは、CPUが1チップで、メモリコントローラやGPUなどのノースブリッジとサウスブリッジが統合されたチップセットで1チップの計2チップ構成に対して、MoorestownではCPUとノースブリッジが1チップで、コミュニケーションハブと呼ばれるサウスブリッジが1チップという2チップ構成になっているのだ。つまり、メモリコントローラやGPUがCPU側に移動しているのがMoorestownの特徴と言える。



【図】McCaslin、Menlow、Moorestownのブロック構成

 このため、Moorestownでは、NehalemやAMDのK8シリーズのようにメモリコントローラがCPUと同クロックで動作するため、メモリレイテンシの削減が実現され、CPUの処理能力が向上する可能性が高い。また、GPUもCPU側に統合されることになり、CPUとメモリコントローラをシェアできるので、性能を維持しつつ高い描画性能を実現することが可能になる。

 今のところMoorestownの詳細はこれ以上のことは分かっていないが、課題は以前も指摘したように、スタンバイ時の消費電力がどうなるかだろう。Silverthorneでは0.1Wと、これまでのx86プロセッサに比べれば圧倒的に低消費電力を実現しているが、それでもスマートフォン向けと考えればまだ十分ではない。

 しかし、MoorestownではCPUとコミュニケーションハブとの間のバスは、従来のノースブリッジ-サウスブリッジ間ほど速度は必要ないので、外部バスに消費する電力をさらに削減することが可能ではと考えることができる。CPU内部の省電力が進んでも外部バスの消費電力は意外と高いことが多いが、外部バスの消費電力を削減することがスタンバイ電力の削減に大きく貢献するのは、SilverthorneがスプリットVttのような仕組みを導入してスタンバイ電力を削減していることから見ても明らかだ。こうしたことから、Moorestownでは従来の製品に比べて、スタンバイ電力がさらに削減できる可能性は高いといえるかもしれない。

□関連記事
【4月25日】【笠原】2008年のMenlowプラットフォーム
http://pc.watch.impress.co.jp/docs/2007/0425/ubiq187.htm
【4月23日】【海外】モバイル向けの省電力機能を強化したPenryn
http://pc.watch.impress.co.jp/docs/2007/0423/kaigai354.htm
【4月16日】【笠原】Low Power IAプラットフォームの未来
http://pc.watch.impress.co.jp/docs/2007/0416/ubiq184.htm

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(2007年10月18日)

[Reported by 笠原一輝]


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