DRAMキャパシタをベースとする学習用重みづけメモリ。左は単位セルの回路図。中央は4×5のクロスポイントアレイの回路図。右はクロスポイントアレイをシリコンにレイアウトした図面。IBMが2018年のVLSIシンポジウムで発表した論文(論文番号T3-1)から

DRAMキャパシタをベースとする学習用重みづけメモリ。左は単位セルの回路図。中央は4×5のクロスポイントアレイの回路図。右はクロスポイントアレイをシリコンにレイアウトした図面。IBMが2018年のVLSIシンポジウムで発表した論文(論文番号T3-1)から