●Intelは0.18ミクロンチップを今年前半に投入

　このところ、Intelは状況に合わせて迅速かつ大幅にCPUロードマップを変えている。3カ月（1四半期）前のロードマップは、意味をなさないことが多い。そして、Intelは、今年1月にも大きく計画を変更したようだ。まだその全貌は見えていないが、予定にはなかった製品がかなり加わったことだけはわかっている。

　モバイルCPUでの路線変更の、いちばんのポイントは、0.18ミクロン版の投入を前倒しすることだ。先週のモバイルPentium II（コード名Dixon）とモバイルCeleron（Dixon-128K）の発表会で、インテルは0.18ミクロンの設計ルールのモバイルCPUを、今年前半に投入する予定でいることを明らかにした。

　インテル日本法人は、これまでも0.18ミクロンプロセスをデスクトップより先にモバイルに使うと言っていた。しかし、それは今年第3四半期と言われているモバイルPentium III（Mobile Coppermine）から採用されると見られていた。実際に、昨年秋頃にOEMメーカーに説明したIntelのロードマップでは、0.18ミクロンはPentium IIIからとなっていたという。ところが、新しいスケジュールでは、0.18ミクロン版Pentium IIIの前に0.18ミクロン版モバイルPentium IIが出ることになったようだ。もしこの通りならモバイルCPUのスケジュールは次のようになる。

'98年後半	'99年第1四半期	'99年第2四半期	'99年後半
モバイル
Pentium II （Deschutes） 0.25ミクロン	Pentium II （Dixon） 0.25ミクロン	Pentium II （？） 0.18ミクロン	Pentium III （Coppermine） 0.18ミクロン
デスクトップ
Pentium II （Deschutes） 0.25ミクロン	Pentium III （Katmai） 0.25ミクロン		Pentium III （Coppermine） 0.18ミクロン

　このように移行するとしたら、Intelはずいぶん思い切った手を打ったことになる。というのは、エンジニアリングコストをかけた製品の寿命が、非常に短くなってしまうからだ。0.25ミクロンから0.18ミクロンへDixonを移行させると、そこである程度のエンジニアリングの手間がかかる。それなのに、その製品がメインでいる期間が1四半期だけというのは、思い切った戦略だ。

●プロセス縮小でクロックは150％に、消費電力は60％に

　しかし、エンジニアリングコストの問題を除けば、0.18ミクロンのモバイルへの導入は論理的な展開だ。それは、動作クロックの向上と消費電力の低減を図れるからだ。

　Intelは、自社が推進するノートPCの省電力ガイドラインで、CPUと2次キャッシュを合わせた消費電力をパフォーマンスノートPCで9.5Wと規定している。これは、ノートPCメーカーが、熱設計で許容できる消費電力がここまでということを示している。そして、この消費電力の上限が、CPUのクロックの足かせになっている。

　これまで、Intelは9.5Wのラインに押し込みながらクロックを上げるために、苦労してきた。動作クロックの向上と消費電力の低減はトレードオフの関係にあり、Intelはクロックの上限を上げるため消費電力を下げてきた。典型的な手法はCPUコアの駆動電圧を下げることで、Intelは電圧をじりじりと低くしてきている。たとえば、昨年はモバイルPentium IIの駆動電圧を1.7Wから1.6Wに落としたことで、クロックの上限を266MHzから300MHzに引き上げた。そして、今度は2次キャッシュ用SRAM（とTagRAM）をCPUコアに統合することで、CPU＋外付けSRAMチップの組み合わせより消費電力を下げ、その分クロックの上限を366MHzに上げた。

　しかし、もっとも根本的な手段は、製造プロセス技術を変えることだ。設計ルールを縮小すると、駆動電圧が下がりダイ（半導体本体）サイズ（面積）が小さくなる。Intelによると、各プロセスの標準的な駆動電圧は0.5ミクロンが3.3ボルト、0.35ミクロンが2.5ボルト、0.25ミクロンが1.8ボルト。そして、0.18ミクロンではこれが1.4ボルトかそれ以下になると言われている。つまり、1世代ごとに約75％ずつ駆動電圧が下がっているという。駆動電圧は消費電力に対して二乗で効くので、これだけで約55％ずつ消費電力が下がることになる。

　Intelが昨年9月に開催した開発者向けカンファレンス「Intel Developer Forum（IDF）」での説明によると、1世代プロセス技術の縮小が進むと、原理的にはモバイルCPUの動作クロックが150％に上がり、消費電力が60％に下がると説明している。実際、モバイル版MMX Pentiumが0.35ミクロン版から0.25ミクロン版（Tillamook）へ移行した時は、ほぼこの法則の通り（クロックが約140％、消費電力が約65％）になった。

●'99年末までに600MHzがノートに

　この法則で行けば、0.18ミクロンへの移行でモバイルCPUは一気にパフォーマンスの向上と消費電力の引き下げを実現できることになる。実際、Intelが昨年秋にOEMメーカーに示したロードマップでは、0.18ミクロンで製造するPentium IIIでは400MHzと500MHz、さらに500MHz以上のバージョンを'99年9月以降に出荷するとしていた。また、昨年11月にIntelが行なった「Fall Analyst Meeting」の資料では、モバイルPentium IIIのクロックは'99年中に600MHz（!）に達するとしている。そして、モバイルPentiumIIIより前に、0.18版Pentium IIが登場するとしたら、そちらも現行のモバイルPentiumIIより高クロック品を出してくるだろう。続くPentium IIIを追い越さない程度のクロックに止められるとしても、現在の上限より上の400MHz程度は出る可能性がある。ただし、モバイルPentium IIのベースクロックは66MHzなのに対して、モバイルPentium IIIのベースクロックは100MHzに上がるため、CPUが同クロックでもシステムの性能は出る。モバイルPentium IIのクロックの上限を早期に上げることは、Intelの戦略では意味がある。それは、モバイルCeleronのクロックを、Intelはぐいぐい上げる予定だからだ。昨秋の予定では、モバイルCeleronは第2四半期に333/300MHzへ移行して、第3四半期の初めには366/333MHzに移行することになっていた。

　それから、Intelのロードマップにはもともと低電圧版のモバイルPentium II/Celeron 266MHzというのがあったわけだが、これは熱設計が難しい薄型ノートでの需要が高かったからだと思われる。低電圧版は266MHzだけの予定なのは、低いクロック品ほど電圧を落としやすいからだ。0.18ミクロン化は、この低消費電力化への要求に対する解答にもなる。Intelは、2000年のノートPCの消費電力ガイドラインで、ミニノートPCではCPUと2次キャッシュSRAMで5Wになっているが、これを300MHz以上で実現するには0.18ミクロン化しないと難しいだろう。

　0.18ミクロン技術により、モバイル分野でも600MHzが見え始めているIntelだが、同社はさらにモバイルPentium IIIでは熱設計を容易にする新技術を入れるとも言われている。それは「Geyserville（コード名:ガイザーヴィル）」と呼ばれる消費電力制御技術だ。これはドッキングベイに接続してAC電源で駆動している時にはファンを回し高電圧/高クロックでCPUを駆動するが、バッテリ駆動時には電圧とクロックを落として駆動して消費電力を低くする技術だと見られている。この技術があれば、ノートPCでもデスクで使う時にはデスクトップと同程度のクロックで駆動することが可能になるかもしれない。

●初代Pentium IIより大きなモバイルPentium II/Celeron

　ところで、以前このコラムでモバイルPentium II/Celeronのダイサイズを180平方mmと予測した。ところが、実際のサイズは222平方mm（10.36mm×17.36mm）とずいぶん大きい。実際、これは0.35ミクロン版Pentium II（Klamath）より大きく、その分製造コストはかかると見られている。もちろん、増えた分は2次キャッシュ用SRAMなのだが、同程度の2次キャッシュを統合するAMDのSharptoothの予定ダイサイズが119平方mmなのを考えると、異常に大きい。しかも、C4（Controlled Collapse Chip Connection）flip chip技術を使ってチップ周囲のボンディングパッドをなくして、ダイサイズを削っているのにこの大きさなのだそうだ。

　ちなみに、デスクトップ用Celeron（Mendocino）は128KBと半分のSRAMを統合して、ダイサイズは153.9平方mm。MendocinoのCPUコアは118.0平方mm程度と言われるので、計算上は128KBを35.9平方mmに収めていることになる。実際にはこの面積にはTagRAMや冗長SRAM、配線が含まれており、ダイ写真を見ると128KBのSRAMセルは面積の半分程度しか占めていない。それなら、256KBを積んでも190平方mm程度で済んで良さそうなものだが、そうなっていない。この大きなダイは何を意味しているのか不明だが、ダイが大きい分だけ、原理的には1枚のウエーハから採れるチップ数は減り、歩留まりは悪くなるはずだ。

　また、2次キャッシュSRAM統合で増えたトランジスタ数も異常に多い。AMDが256KBのSRAMをK6-2コアに統合するSharptoothは、総トランジスタ数が2,130万で、CPUコアが930万だ。それに対してモバイルPentium IIは総トランジスタ数が2,740万で、Pentium IIコアが以前の発表の通りなら750万になる。つまり、この数字の通りなら、同じ256KBのSRAMを搭載するのに、AMDよりIntelの方が1.5倍もトランジスタ数が多いことになる。これは、SRAMの1セルを構成するトランジスタ数が違うのかも知れない。また、Intelが256KB以上に余計なSRAMを搭載して冗長化、歩留まりを向上させようとしている可能性もある。正体はわからないが、何か仕掛けがあるのだけはたしかだ。

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（'99年2月2日）

[Reported by 後藤 弘茂]