Intelの計画では、2010年には20GHzのCPUが実現されるという。2000年12月、Intelは、その目標の道標となる10GHz CPUのためのプロセス技術を、米サンフランシスコで開催された「2000 IEEE International Electron Devices Meeting(2000 IEDM)」で発表した。ここでIntelが発表したのは、ゲート長が0.03μmという極小トランジスタで、実際にラボレベルでトランジスタの形成に成功した。Intelは、このトランジスタを2005年に導入する0.07μm(テクノロジノード)のプロセス技術に使うという。

　Intelは、現在、0.13μmの「P860」プロセスの量産立ち上げの真っ最中だ。次の0.10μmの「P1262」プロセスは製造装置メーカーと装置開発の段階に入ったと見られる。その次が12月に発表したトランジスタを使う0.07μmの「P1264」プロセスで、これはまだ基礎技術の開発段階にある。つまり、CPU設計と同様に、プロセス開発も3世代がオーバーラップしているのだ。もっとも、これはIntelに限った話ではない。先端プロセスを研究しているメーカーなら、2世代後のプロセスのリサーチを行なうのは普通のことだ。

　12月に明らかにされた、Intelのプロセスロードマップは下のようになる。

◎Intelの今後のプロセス技術

名称	P858	P860/P1260	P1262	P1264
量産開始年	1999	2001	2003	2005
設計ルール世代	0.18μm	0.13μm	0.10μm	0.07μm
ゲート長	0.13μm	0.07μm	0.05μm	0.03μm
SRAMセル面積	5.6平方μm	2.09平方μm	?	?
電源電圧	1.5V	1.3V	?	0.85V?
メタル層	6層/アルミ	6層/銅	?/銅?	?/銅?
ウェハサイズ	200mm	200/300mm	300mm	300mm

　プロセス技術の名前でPの次にある数字はウェハのサイズを表している。P8xxが8インチ(200mm)、P12xxが12インチ(300mm)ウェハとなっている(6インチはP6xxだった)。200mmと300mmの2タイプがある0.13μmについては、2000年のIDFでP860とP1260の2つのプロセス技術名があることが明らかにされている。しかし、0.10μm以降はP12xxだけになっている。このことから、0.10μmからはIntelが完全に300mmウェハへと移行するつもりでいることがわかる。

●DNAよりも小さなトランジスタ

　Intelはプロセス技術を2年ごとに“×0.7の法則”でスケールして行くことを宣言している。実際にこのロードマップを見ると、0.07μm→0.05μm→0.03μmとトランジスタのゲート長は見事に×0.7の法則で縮小していることがわかる。0.18μmのゲート長は0.13μmとなっているが、実際には0.10μm相当に縮めているので、ここでも×0.7となっている。トランジスタの面積は×0.7の二乗の法則で縮小するので、1世代ごとに×0.5となる。つまり、同じトランジスタ数ならダイサイズ(半導体本体の面積)は半分になる(実際には配線も考えないとならないので半分にはならない)し、同じダイサイズに2倍のトランジスタを詰め込むことが可能になるわけだ。

　×0.7の法則で縮小するP1264のトランジスタのサイズは、DNAのチェーンよりも小さいという。ゲート長が短くなればなるほどゲートディレイ(遅延)は小さくなる。0.03μmトランジスタのゲートディレイはnMOSが0.94ピコ秒、pMOSが1.7ピコ秒で、Intelによるとこれまで発表されたなかで最小の数値だという。

　ゲート酸化膜も薄くなり、0.8nm=原子3個分の厚みになった。ちなみに、今の0.18μmが2nmで原子8個分で、その2.5分の1の薄さということになる。ゲート酸化膜が薄くなると、トランジスタのスイッチングが速くなりやはり高速動作が可能になる。このトランジスタの高速化に釣り合う配線技術を開発できれば、10GHzのCPUが可能になるというわけだ。Pentium 4の場合、0.18μmで2GHzに到達できるので、×0.7の法則に従えば0.07μm時には単純計算でも6GHz近くに到達できることになる。実際には、クリティカルパスをつぶしたりでさらにクロックは上げられるので、CPUのアーキテクチャの変更も考えれば10GHz到達も不思議ではないだろう。

●最大の問題は熱

　だが問題は熱だ。0.03μmトランジスタの駆動電圧は0.85Vで、やはりこれは×0.7の法則ではスケールしていない。というか、電圧はもうリニアに下げることはできない。そのため、CPU自体の発熱が増えるだけでなく、ダイ(半導体本体)の単位面積当たりの発熱、つまり熱密度が上がってしまう。

　Intel Microprocessor Research Labs(MRL)のFred Pollackディレクタ兼Intel Fellowが、'99年のMicro32で行なったプレゼンテーション「New Microarchitecture Challenges in the Coming Generations of CMOS Process Technologies」の資料を見ると、このまま同じダイサイズのまま新アーキテクチャのCPUが開発されてゆくと、0.10μm時ですでに消費電力が200W、熱密度が90W/平方cmに達してしまうという。つまり、Pentium 4がかわいく見えるくらいの熱をCPUが発するようになるのだ。

　ちなみに、Pollack氏によると、核反応炉(Nuclear Reactor)は200W/平方cm程度なので、そこに限りなく近づくことになる。おそらく、0.07μm時には、核反応炉を超えることになるだろう。さらに、その先にはロケット噴射口(900W/平方cm近く)まで待っているという。こうなると簡単に制御できる熱ではなくなる。

●CPUの設計は消費電力当たりの性能を上げる方向へ

　この問題を解決する方法の1つは、キャッシュSRAMを増やすことだ。それは、SRAMはロジックと比べて10分の1程度の熱密度で、リーク電流も抑えやすいからだという。つまり、今後はIntelは、CPUのダイの中のSRAMの面積を増やなければならなくなるというわけだ。将来のIntel CPUはSRAMの比率がかなり高くなるかもしれない。

　Pollackは、そのほかの対処の方法として、チップマルチプロセッサ(CMP)やスレッドレベルパラレリズムを挙げている。1つのダイに複数のCPUを搭載してしまうCMPの場合は、2つのCPUコアが同時にマックスパワーになる確率が低いために、結果として発熱を抑えられるという。また、スレッドレベルの並列化では性能向上に対する消費電力の向上の割合が比較的低くなるという。しかし、このあたりの技術がデスクトップエリアに入ってくるかどうかはまだわからない。

　むしろ可能性が高いのは、特定用途の性能を向上させて行くことだ。Pollack氏は、SIMD整数演算やSIMD浮動小数点演算の強化を図ると、消費電力をそれほど増やさずマルチメディア/3Dグラフィックス性能が向上すると指摘している。また、CPUにメモリコントローラやグラフィックスコアを統合することや、特定用途向けのロジックをプラスする方向も示唆している。そのほか、パイプラインのストールをできるだけ減らすことで、実行効率を高めて性能当たりの消費電力の低減を図るテクニックを向上させるべきだとも言っている。

　いずれにせよ明確なのは、従来のように新アーキテクチャのCPUになると単純にロジックを倍増し、実行ユニットやパイプラインを増やすというサイクルは、もうありえないということだ。向上するプロセステクノロジを活かせるように、CPUもこれまでとは異なるアプローチが必要になるようだ。

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（2001年1月17日）

[Reported by 後藤 弘茂]