【VLSI 2008レポート】

2008 Symposium on VLSI Technology
会期：6月17～19日
会場：米国ハワイ州ホノルル市
　　　Hilton Hawaiian Village

　「VLSI 2008」では、地上デジタル放送などの高品位TV(HDTV)に対応した信号処理LSIの講演が相次いだ。

試作したH.264符号化復号化(コーデック)LSIのテストチップ写真。32bit構成の256/512Mbit DDR SDRAMをフレームバッファとして外付けする

　ルネサス テクノロジと日立製作所は、消費電力が256mWと低いHDTV用H.264 High Profile対応の符号化復号化LSIを共同で開発し、その概要を報告した(K. Iwataほか、VLSI Circuits、講演番号11.1)。1,920×1,080画素のフルHD画像(フレーム)を1秒間当たり30フレームの速度で処理できる。

　動作周波数は162MHz。フルHD画像の符号化(エンコード)速度は36.6フレーム/sec、VGA(640×480画素)画像のエンコード速度は249フレーム/sec、消費電力は256mWである。フルHD画像の復号化(デコード)速度は39.8フレーム/sec、VGA画像のデコード速度は268フレーム/sec、消費電力は172mW。動的にクロックを止める機能を盛り込んだことで、消費電力を前世代品に比べてエンコード時に9%、デコード時に14%減らした。なお、標準デジタルTV信号(SDTV信号)を処理するのに必要な動作周波数は54MHzである。

　開発したコーデックLSIは29個ものCPUコアを内蔵しており、ソフトウエアの変更によってさまざまなデジタルビデオ規格に対応できる。LSIの内部は画素(ピクセル)を処理するブロックとストリーミングを処理するブロックに分かれている。

　ピクセル処理ブロックは2個の符号化復号化マクロで構成されており、入力画像のマクロブロックを並行してパイプライン処理する。その中核となるのは3個のCPUコアとローカルメモリ、共有命令メモリで構成される画像処理ユニット「PIPE(Programmable Image Processing Element)」である。3個のCPUコアはそれぞれロード処理、メディア処理、ストア処理に対応しており、同時並行に動作する。このため少ないクロックサイクルで数多くのデータを処理できる。

　ストリーミングを処理するブロックは2ウエイのVLIWプロセッサと3,220bitのCABAC(Context Adaptive Binary Arithmetic Coding)用コンテキストフリップフロップで構成される。162MHzの動作周波数で40Mbpsのストリームを処理する。

　ファームウエアも開発済みである。H.264のエンコード/デコード用、MPEG-2のエンコード/デコード用、MPEG-4のエンコード/デコード用がある。ソフトウエアの大きさは6.6～20.7KBの範囲であり、十分に軽い。

開発したH.264符号化復号化(コーデック)LSIの主な仕様。チップ寸法は5.4×5.5mm。製造技術は65nmのCMOS、7層金属(銅)配線	H.264符号化復号化(コーデック)LSIの内部ブロック。29個ものCPUコアを内蔵する	「PIPE：Programmable Image Processing Element」の内部ブロック。3個のCPUコアが密結合したマルチコアプロセッサである

●地上デジタル放送局用のH.264エンコーダLSI

　NTTサイバースペース研究所は、地上デジタルのHDTV放送局用機器に向けたH.264 High4:2:2 Profile対応の符号化(エンコード)LSIを開発し、その概要を発表した(K. Nittaほか、VLSI Circuits、講演番号11.3)。LSIの名称は「SARA/E」。SARAはSuper Advanced Real-time CODEC Architecture for H.264 professional implementationsの略である。

　「SARA/E」は標準デジタルTV(SDTV)のD1(720×480画素、30フレーム/sec)信号をリアルタイムでエンコードできる。「SARA/E」を6個使うと高品位TV(HDTV)に対応する。NTTの関連会社であるNTTエレクトロニクスが、「SARA/E」を6個搭載したHDTV(1,920×1,080画素、30フレーム/sec)用リアルタイムエンコーダモジュールと、このモジュールを内蔵した1Uタイプのラックマウント型HD/SD両対応リアルタイムエンコード装置を開発済みである。なお東京放送(TBS)とその系列局がこのエンコード装置を導入することを決定している。

　「SARA/E」はHighプロファイルに4:2:2色空間の情報を追加したHigh4:2:2フォーマットに対応しているため、膨大な画像データを扱う必要がある。このためフレームメモリとして72MbitのDRAMを内蔵するとともに、32bit幅の512Mbit Mobile DDR SDRAMを外付けする。

　「SARA/E」の内部は64bit RISC CPUコア、2個のビデオ符号化コア、ビデオインターフェイス回路、画像解析エンジン、マルチプレクサ、マルチチップ構成用画像データ転送回路、メモリインターフェイスなどで構成されている。2個のビデオ符号化コア(「M-CORE」と「C-CORE」)はいずれも32bit RISC CPUコアを内蔵。M-COREにはほかに動き予測/動き補償エンジンとイントラ予測エンジンなどを、C-COREにはほかにエントロピ符号化エンジンとループフィルタなどを搭載する。

「SARA/E」のチップ写真。チップ寸法は11.85mm角、製造技術は90nmのCMOS、9層金属配線。最大動作周波数は200MHz、消費電力は3.0W	「SARA/E」の主な仕様	「SARA/E」の内部ブロック

□VLSI 2008のホームページ(英文)
http://www.vlsisymposium.org/
□ルネサス テクノロジのホームページ
http://japan.renesas.com/
□日立製作所のホームページ
http://www.hitachi.co.jp/
□NTTサイバースペース研究所
http://www.ntt.co.jp/cclab/ccsouken/sp/sp_index.html
□関連記事
【6月20日】【VLSI 2008】東芝、半導体チップの搭載ゲート数を30%高める技術を開発
http://pc.watch.impress.co.jp/docs/2008/0620/vlsi02.htm
【6月20日】【VLSI 2008】IBMグループ、32nmのHigh-k/メタルゲート技術を公表
http://pc.watch.impress.co.jp/docs/2008/0620/vlsi01.htm
【6月17日】次世代高密度メモリやHDTV用プロセッサなどに注目、2008 Symposium on VLSI Technology
http://pc.watch.impress.co.jp/docs/2008/0617/vlsi00.htm
【2007年7月7日】ルネサス、H.264 High Profile準拠のフルHDコーデックIP(AV)
http://www.watch.impress.co.jp/av/docs/20070717/renesas.htm
【2007年4月6日】NTT、放送向けH.264コーデックLSI「SARA」(AV)
http://www.watch.impress.co.jp/av/docs/20070406/ntt.htm

(2008年6月23日)

[Reported by 福田昭]