【VLSI 2008レポート】

2008 Symposium on VLSI Technology
会期：6月17～19日(現地時間)

2008 Symposium on VLSI Circuits
会期：6月18～20日(現地時間)

会場：米国ハワイ州ホノルル市
　　　Hilton Hawaiian Village

　東芝は、半導体チップが内蔵する論理ゲートの密度を従来よりも約30％高められる技術を開発し、その概要を「VLSI 2008」で公表した(H.Aikawaほか、VLSI Technology、講演番号9.3)。45nmルールのCMOS技術向けに開発した技術で、単位面積当たりの論理ゲート数を210万ゲート/平方mmに高められるとしている。従来技術の場合は、45nm技術による論理ゲート数は160万ゲート/平方mmになる。

　開発した技術は、半導体回路パターンを形成するフォトマスクのレイアウト形状を変更して同じ面積内に詰め込めるトランジスタの数を増やすというもの。従来はマスクレイアウトに起因する製造ばらつきを考慮し、ばらつきがあっても正常に動作する回路を作れるようにトランジスタの密度に余裕を見込んだレイアウトになっていた。東芝はこの余裕を削ることで、フォトマスクの形状を修正し、同じ面積に従来よりも数多くのトランジスタを詰め込むレイアウト設計技術を開発した。

　東芝は3種類のばらつき要因に着目。レイアウト形状の影響をあらかじめ分析し、シミュレーションによってばらつきの様相を見積もった。見積もりの結果をレイアウト設計ツールに組み込むことで、従来よりもゲート密度の高いレイアウトを可能にした。

　具体的には、(1)ひずみ(応力)、(2)不純物濃度(ドーピング濃度)、(3)リソグラフィの3つの要因である。(1)については、最近の高性能トランジスタは意図的にひずみを与えることで、回路の動作速度を高めるようになっている。ひずみの大きさ(応力またはストレス)が、レイアウトの形状によって変化する。この変化はキャリアの移動度の変化として、回路シミュレータ「SPICE」に組み込んだ。(2)の不純物濃度の変化は、トランジスタのしきい電圧(Vth)の変化に直して、回路設計に導入した。(3)のリソグラフィでは、リソグラフィとエッチングのシミュレーション結果を反映したゲート幅(W)とゲート長(L)をSPICEに導入した。

　なおマスクレイアウトの形状による影響を回路設計やマスク設計などに反映させることは半導体製造では当たり前になっている。今回東芝は初めて、コンタクトの位置やゲート間の距離、隣接する第2層多結晶シリコン、不純物分布の反りなどをレイアウト形状の配慮要因に取り込んだという。

半導体製造技術の微細化によるゲート密度の変化。1世代ごとにゲート密度は約2倍に増えていく。65nm世代のゲート密度は80万ゲート/平方mmだったので、45nm世代では160万ゲート/平方mmになる。これに対して東芝が開発した技術を導入すると、ゲート密度を最大210万ゲート/平方mmに増やせるという	ひずみシリコン技術とコンタクトの関係。コンタクトの付近ではひずみが小さくなる。またトランジスタの多結晶シリコンゲートが近接してもひずみは緩和される
半導体回路のレイアウト。東芝が今回の技術開発で考慮した寸法が番号で記されている。(1)ウエルの近接効果、(2)浅い溝型素子分離(STI)の幅、(3)デュアルストレスライナー(DSL)、(4)コンタクトの位置、(5)ゲート電極間の距離、(6)拡散層の反り(7)ゲート形状の丸み(8)拡散層の丸み。この中でひずみ(応力)に影響するのが(2)～(6)、不純物濃度に影響するのが(1)と(2)、(5)、(6)、リソグラフィに影響するのが(6)～(8)である	マスクレイアウトの形状がリソグラフィに与える影響の例。マスクレイアウトでは直角だったコーナーが、シリコンの実際のパターンでは丸くなってしまう

　実際に45nm技術の回路ライブラリでゲート長と飽和ドレイン電流の変化を抽出し、半導体チップの設計フローに反映させた。ゲート長の変化率で-2.8％～+3.6％、飽和ドレイン電流の変化率で-10％～+14％のばらつきがあった。これらのばらつきをあらかじめ設計モデルに取り込むことで、より高密度なレイアウト設計が可能になった。

　なおこの技術は32nmの半導体設計にも適用できる。32nmの半導体製造技術では従来はゲート密度が320万ゲート/平方mmになるところ、開発技術の適用によって400万ゲート/平方mmを実現できる見込みである。

●0.7V動作で28nsサイクルのSRAM技術

　このほか東芝は、0.7Vと低い電源で動作しながら、サイクル時間が28nsと高速で動くCMOS SRAM技術を「VLSI 2008」で発表した(K. Kushidaほか、VLSI Circuits、講演番号5.3)。出力電圧が1.5Vの乾電池の終端電圧(乾電池の寿命が尽きる直前の電圧)は0.9Vなので、乾電池1本で動作するモバイル機器用のマイコンや専用LSIなどに利用されるとみられる。

　65nm技術で製造したCMOSチップの電源電圧は普通、1.0～1.2Vくらいになる。SRAMを0.7Vと低い電圧で動作させる場合にはメモリセルやビット線対などの寄生容量が無視できない。そこでビット線対当たりのメモリセル数を従来の128個から、今回は16個と大幅に減らした。またビット線対をローカルビット線とグローバルビット線に分割し、ビット線の寄生容量を低減した。

　65nmのCMOS技術で256kbitのマクロを搭載したテストチップを試作し、28nsと短いサイクル時間で動作することを測定で確かめた。

試作したテストチップ。今回開発した技術を駆使した256kbitのマクロと、従来技術によるマクロの両方を同じチップに載せて比較した	試作した256kbitマクロの仕様

□VLSI 2008のホームページ(英文)
http://www.vlsisymposium.org/index.html
□東芝のニュースリリース
http://www.toshiba.co.jp/about/press/2008_06/pr_j1901.htm
□関連記事
【6月20日】【VLSI 2008】IBMグループ、32nmのHigh-k/メタルゲート技術を公表
http://pc.watch.impress.co.jp/docs/2008/0620/vlsi01.htm
【6月17日】次世代高密度メモリやHDTV用プロセッサなどに注目、2008 Symposium on VLSI Technology
http://pc.watch.impress.co.jp/docs/2008/0617/vlsi00.htm

(2008年6月20日)

[Reported by 福田昭]