■後藤弘茂のWeekly海外ニュース■ いよいよベールを脱ぐIntelの次期CPU「Nehalem」

●ネイティブクアッドコアで8MBのキャッシュを搭載

　Intelは、次期マイクロアーキテクチャのCPUファミリ「Nehalem(ネハーレン)」の正体をいよいよ明らかにする。今週米サンフランシスコで開催されるIntel Developer Forum(IDF)で、Nehalemの概要が公開される見込みだ。

　Nehalem系CPUは、来年(2008年)の第3四半期後半から第4四半期前半にかけて発表される予定で、Intelは今年第4四半期にも1stサンプルの出荷に入る。IDFを前に、秒読み状態に入ったNehalemアーキテクチャについて、現時点で明らかになっていることをまとめておこう。

　Nehalemは、現在のCore Microarchitecture(Core MA)から、CPU内部のマイクロアーキテクチャを一新した、新世代のCPUだ。45nmプロセスで製造され、パフォーマンスPCとサーバー&ワークステーションではネイティブクアッドコア版が登場する。デスクトップとサーバー&ワークステーションのシングルプロセッサ版は「Bloomfield(ブルームフィールド)」、デュアルプロセッサ版は「Gainestown(ゲインズタウン)」。従来通り、上位が「-town」、下位が「-field」の命名ルールを継承する。サーバー&ワークステーションでは、この他、マルチプロセッサ版の「Beckton(ベックトン)」や、バリュー版の「Havendale(ヘイブンデール)」、「Lynfield(リンフィールド)」などがあると言われている。

サーバー&ワークステーションのNehalemプラットフォーム ※別ウィンドウで開きます PDF版はこちら

　Nehalem系のCPUコア自体の拡張については、まだ明確になっていない。しかし、Core MAの最大の弱点である、命令フェッチとプリデコード部分の改良が加わることは確実だろう。その結果として64-bit時のパフォーマンスも向上すると予測される。アーキテクチャ面では、NehalemはPenryn(ペンリン)から加わるIntelの命令セット拡張「SSE4」と、アクセラレータブロック向けの「Application Targeted Accelerators(ATA)」を実装する。また、各CPUコアがHyper-Threading同様のSMT(Simultaneous Multithreading)技術を実装している。そのため、同時実行可能なスレッド数はコア数の2倍、つまり、クアッドコアで8スレッド並列となる。このほか、Nehalemは「Turbo Mode」を備えるとされているが、現時点ではその内容はわかっていない。

　Nehalemはマルチレベルの共有キャッシュを備え、クアッドコア版は8MBのキャッシュを搭載する。キャッシュ構成の詳細はまだわかっていない。TDP(Thermal Design Power:熱設計消費電力)は、Gainestownが130W/80W/60Wの3段階で提供される予定。Bloomfieldは130Wの見込みで、80W版も投入される計画がある。BloomfieldのFMB(Flexible Motherboard)スペックは130Wになっていると言われる。

Gainestown/Bloomfieldの構成 ※別ウィンドウで開きます PDF版はこちら

●6.4GbpsのQuickPathインターコネクトと3チャネルDDR3を統合

　CPU外部から見たNehalemの最大の特徴は、新インターコネクトとメモリコントローラの統合により、システム構成が変わること。

　NehalemのFSB(Front Side Bus)は、シリアルインターコネクトのCSIとなる。CSIはPCI Expressライクなシリアルインターフェイスで、正式には「Intel QuickPath interconnect」という名前がつけられる。従来のパラレル伝送のFSBから、技術は一新される。

　QuickPath interconnectの転送レートはピン当たり6.4Gbpsで、インターフェイス幅は1リンクで32bits、帯域は25.6GB/sec。FSB 1,333MHzに対しては、転送レートは約5倍だが、インターフェイス幅が狭くなったため帯域では約2.5倍となる。従来のFSB同様に、インテルはQuickPath interconnectの転送レートも世代毎に上げてゆく計画だ。

　QuickPath interconnectは、CPUとチップセット(IOH)との間の接続に使うほか、CPU同士のダイレクトコネクトにも使う。CPUが互いに直接接続できる点はK8以降のAMDアーキテクチャと同様だ。デュアルプロセッサ版のGainestownはQuickPath interconnectが2リンク、シングルプロセッサ版のBloomfieldが1リンクとなっている。

　Nehalemのサーバー&ワークステーションとパフォーマンスPC向けファミリは、DDR3メモリインターフェイスをCPU側に内蔵する。これも、AMDのK8以降のアーキテクチャと同様だ。メモリコントローラは3チャネルで、実装としてはUnbuffered DIMM(UDIMM)とRegistered DIMM(RDIMM)の両方に対応している。

　DDR3の転送レートは1,333Mbpsまでをサポートし、DDR3-800/1066/1333のいずれもサポートする。Intelは、Nehalemの統合メモリコントローラに「Intel QuickPath memory controller」という名前をつけている。CSIと統合メモリコントローラの組み合わせが「QuickPath Technology」、それによって実現されるシステム構成が「QuickPath Architecture」というマーケティング上の位置付けだ。

●多様な構成が可能なTylersburgチップセット

　サーバー&ワークステーション向けのNehalemファミリは、新しいLGA 1366ソケットで提供される。これは、GainestownとBloomfieldのどちらも同じだ。

　従来のCPUとはバスが変わったため、チップセットも一新される。サーバー&ワークステーションとパフォーマンスPC向けの対応チップセットは「Tylersburg(タイラースバーグ)」。CPU側にメモリコントローラが移ったため、Tylersburgのノースブリッジチップは「MCH」ではなく「IOH」と呼ばれている。Tylersburgは、シングルプロセッサ構成とデュアルプロセッサ構成の両方をカバーする。デュアルプロセッサ構成は「Thurley(サーリー)」プラットフォーム、シングルプロセッサ構成はThurley UPプラットフォームと名付けられている。

　Tylersburgには、4つの種類がある。QuickPath interconnectが2リンクのバージョンと1リンクのバージョン、PCI Expressのレーン数が36レーンのバージョンと24レーンのバージョンだ。最後にDがついているのがQuickPath interconnectが2リンクのバージョンで、Sが1リンク。Nehalem CPUに、2リンクのGainestownと1リンクのBloomfieldがあるのと同じだ。Tylersburgの数字はPCI Expressのレーン数を表している。

　CPUだけでなく、チップセット側にも2リンクのQuickPath interconnectを備えているのは、Nehalemの構成に理由がある。下がデュアルプロセッサのGainestownの構成例。ボリューム価格帯のサーバーやワークステーションでは、この構成になると見られる。

Gainestownの構成例 ※別ウィンドウで開きます PDF版はこちら

　構成を見ると、2個のGainestown同士が1リンクのQuickPath interconnectで結ばれ、さらにそれぞれのGainestownが1リンクのQuickPath interconnectでTylersburgと結ばれている。どちらのCPUも、もう1つのCPUへのアクセスとI/Oアクセスのどちらも最短のパスで行ける構成となっている。

　TylersburgベースのThurleyプラットフォームでは、この「2 CPU + 1 IOH」の構成だけでなく、さまざまな構成が可能となっている。下が構成例だ。

Xeon系Nehalemのさまざまな構成例 ※別ウィンドウで開きます PDF版はこちら

　上の図で左上の「2 CPU + 2 IOH」の構成の場合、2リンクのTylersburg-36Dを2個、相互にQuickPath interconnectで結んでいる。I/Oインテンシブな構成だ。CPUから見て遠い方のTylersburgにも2ホップでアクセスができる。

　シングルプロセッサの場合は、上の図左下の「1 CPU + 1 IOH」が基本構成となる。CPU同士のコネクションがなくなるため、CPUはQuickPath interconnectが1リンクのBloomfieldとなる。IOH側も1リンクのTylersburg-24/36Sとなる。これは、パフォーマンスデスクトップと共通と見られる。

　しかし、シングルプロセッサでもIOHを2個にした「1 CPU + 2 IOH」の構成を取ることもできる。その場合は、IOHの片方はCPUと2個目のIOHを接続するために、2リンクのTylersburg-24/36Dとなり、もう片方のIOHはCPUとの接続がないため1リンクのTylersburg-24/36Sとなる。

　こうして概観すると、Nehalemのポイントが見えてくる。今回は、クアッド化したCPUコアもそうだが、CPUコアに命令やデータを供給するためのI/O回りの改良に力を注いでいる。こうした傾向は、AMDとも共通している。それも不思議はない。今のCPUのパフォーマンス向上は、かなりI/O性能に依存しているからだ。

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(2007年9月16日)

[Reported by 後藤 弘茂(Hiroshige Goto)]