■元麻布春男の週刊PCホットライン■ ようやく登場するデュアルコアItanium

説明を行なったRory McInerney氏。Director of IPF CPU Developmentという肩書きを持つ

　7月11日、Intelは都内でプレス向けにMontecitoに関する説明会を開催した。

　Montecitoは、現在提供されているItanium 2プロセッサ(Madison-9M)の後継にあたるプロセッサ。以前はMP版をMontecito、DP版をMillingtonと呼称していたが、現在はMontecitoという開発コード名に統一されている。2005年10月に、提供時期が当初の2005年末から2006年半ばに延期されると発表されたが、すでに2006年も半分が過ぎており、来週にも正式発表される見込みだ。

　IntelはMontecitoで、命令レベルの並列化(シングルスレッドアプリケーションにおける性能の向上)と、スレッドレベルの並列化(マルチタスク性能、マルチスレッドアプリケーション性能の向上)の両方に取り組んでいる。が、マイクロアーキテクチャレベルでの改良は小規模で、追加された命令も、必ずしも大きな性能向上をもたらすようなものではないという。実際、命令スロットと命令発行ポートの関係には変更がないようだ(McKinley以来変わっていない)。

　命令レベルの並列化の強化という点で最も顕著なのは、キャッシュの変更と大容量化だ。命令キャッシュとデータキャッシュ、各16KBで構成されるL1キャッシュに変更はないが、L2キャッシュが従来の単一256KBから、レイテンシ(5サイクル)を維持したままデータキャッシュ256KB、命令キャッシュ1MBの構成に改められた。L3キャッシュも同様にレイテンシを維持したまま(14サイクル)9MBから12MBへ増量されている。

　一方、スレッドレベルの並列化ということでは、デュアルコア化とマルチスレッド対応があげられる。Montecitoは、1つのダイ上に2つのコアが集積された形状で、各レベルのキャッシュはそれぞれのコアごとに独立した構成をとる(コア間でキャッシュを共有しない)。マルチスレッド対応は、NetBurstにおけるHyper-Threadingと同等の技術で、1つのコアで2つのスレッドを処理できる。この2つを合わせると、1ソケットのMontecitoは4スレッドの処理能力を持つわけで、Madison-9Mの4倍ということになる。マルチスレッド対応により、L3キャッシュミスといったペナルティが大きい(レイテンシの大きい)イベントが生じても、他のスレッドへ処理を切り替えることで、ペナルティの影響を最小限にとどめることが可能だ。

　キャッシュの大容量化とデュアルコア化によって、Montecitoのトランジスタ数は17億2,000万に膨れあがった。が、消費電力についてはTDP 100Wと、同じプロセスルール(90nm)を用いている従来のMadison-9M(TDP 130W)より抑えられている。省電力を意識した設計と、DBS(デマンドベースドスイッチング、クライアントPCのEnhanced SpeedStepに相当する技術)の採用がTDPを引き下げることができた要因だという。ただ、TDPを抑えるため、当初予定されていたFSB 667MHz対応と、動作クロック2GHzの実現は見送られている。

　RISCおよびメインフレーム置き換え用プロセッサという位置付けのItanium 2プロセッサでは、高い信頼性が求められる。従来のItanium 2プロセッサでも、マシンチェックアーキテクチャをはじめ、信頼性を高める機能を備えていたが、Montecitoではさらに信頼性を高めるいくつかの技術が追加された。

　1つは、12MBと大容量化したキャッシュを安全に利用するためのIntel Cache Safe Technology。これまでPellstonというコード名で呼ばれてきたもので、ハードエラー、ソフトエラーを起こしたキャッシュラインを自己チェックし、問題がある場合は無効にする。

　またMontecitoは、ソケット単位のロックステップをサポートしている。これは、2つのプロセッサで同じ処理を同期して行ない、結果の違いの有無を調べることでエラーを検知し、可能であればリカバリする機能だ。さらにMontecitoから実装される仮想化技術(VT-i)も信頼性向上に利用することができる。コア単位でのロックステップは検討中だという。

【お詫びと訂正】初出時、コア単位でのロックステップをサポートしているとしておりましたが、ソケット単位のみ実装されています。お詫びして訂正いたします。

Montecito/Montvaleのアーキテクチャ。以前は中央、「System Interface」の上側にFoxtonの記述が含まれていた。併記してあることからも、MontvaleがMontecitoの65nmシュリンクであること(大きな変更が行なわれないこと)が分かる

　このMontecitoの次だが、順調なら2007年にもMontvaleが登場する見込みだ。基本的にはMotecitoを65nmプロセスへシュリンクしたプロセッサであるMontvaleだが、TLBページサイズの拡張、Montecitoで見送られたFSB 667MHzへの引き上げが行なわれる(おそらく動作クロックも引き上げられるだろう)。

　ただし、同じくMontecitoで見送られたFoxtonテクノロジは、このMontvaleでも実用化されない。FoxtonテクノロジはDBSの逆で、熱(消費電力)に余裕がある場合は、オーバークロックさせることでより高い性能を引き出そうというもの。Montecitoのダイ上にFoxtonテクノロジのロジックがあることは明らかにされているが、有効化が見送られてしまった。65nmプロセスにシュリンクするMontvaleでは利用可能になるのではないか、という見方もあったが、今回の説明ではさらに次のTukwilaで有効にする予定である、ということであった。

　予定通りであれば2008年に登場する見込みのTukwilaは、4コアを持ち、Next Generation Interconnectと呼ばれる、シリアルバス技術に基づいた新しいプロセッサバスインターフェイスを採用する。将来的には、これがXeonファミリと共通のプロセッサインターフェイスとなり、ソケットレベルでの互換性を持つ(CSI: Common Socket Interface)という構想もあるが、Xeon側の対応は2008年より後だと考えられており、実現の可能性については不透明な部分が少なくない。ただ、TukwilaでFoxtonが有効になる、という説明から考えると、Tukwilaで最も大きく変わるのはバスインターフェイスで、コアそのものはそれほど大きく変わらない(もちろんマイクロアーキテクチャの強化は行なわれるだろうが)ということかもしれない。

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【2005年10月28日】【元麻布】傍系へ追いやられるItanium
http://pc.watch.impress.co.jp/docs/2005/1028/hot390.htm
【2004年9月10日】【元麻布】iAMT、Montecitoなど新技術が公開されたIDF
http://pc.watch.impress.co.jp/docs/2004/0910/hot336.htm
【2004年9月6日】【海外】IntelのデュアルコアCPU一番手「Montecito」
http://pc.watch.impress.co.jp/docs/2004/0906/kaigai116.htm

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(2006年7月12日)

[Reported by 元麻布春男]