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AMDはチップセットベンダーの要請に応じて次世代Athlon「ClawHammer(クローハマー)」の改良版を計画している可能性がある。それは、ローコストプラットフォームに最適化されたClawHammerになると見られる。
Hammerアーキテクチャの弱点は、UMA(共有メモリアーキテクチャ)構成のグラフィックス統合チップセットが設計しにくいこと。これは、CPU側にメモリコントローラがあるからだ。グラフィックスコアは、ほとんどのオペレーションでそれほど短いメモリレイテンシは必要としない。ただし、フレームバッファだけは問題になる。画面に描画するデータを格納するフレームバッファ領域から、チップセット側のDACへのデータの読み出しが遅れると、ディスプレイへの信号出力ができなくなる。そのため、昨年以来、ずっとチップセットベンダーはUMAチップセットの設計について、AMDと協議を重ねてきたようだ。
あるチップセットベンダーによると、AMDはこの問題を解決するために、現在、別バージョンの「Hammer」ファミリCPUを計画しているという。これは、UMA(統合メモリアーキテクチャ)に最適化したメモリインターフェイスを備える“第2世代Hammer”だ。 「UMAに対応したK8(Hammer)のメモリコントローラは、現行バージョンのK8とは異なる。多分、深いキュー(データを一時的にストアするメモリ)を備えるだろう。これは、Intel 845EとIntel 845Gの違いと同じことだ。Intel 845Gは(メモリインターフェイスに)深いキューを備えるが、Intel 845Eはそうではない。CPUでもメモリコントローラを備える場合、同じことになるだろう」とあるチップセットベンダーは説明する。
この情報はまだ1ソースからで、セカンド情報ソースの確認は取れていない。しかし、ロジカルな話だ。というのは、グラフィックスの場合レイテンシそのものではなく、連続した読み出しが保証されることが必要だからだ。深いFIFOをCPUのメモリインターフェイス側に設置して、グラフィックスパイプをそれに合わせて設計すれば、この問題はかなり緩和される。
ただし、以前のコラムでも説明したように、モバイルではPowerNow!があるため、そう簡単には行かない。PowerNow!でクロックが落ちると、メモリレイテンシが増えてしまうからだ。また、現在のグラフィックスコアは、デュアルディスプレイのサポートなどがあるため、かなりの量のキューが必要になる。メモリコントローラ側に、グラフィックス機能の一部(アンチエリアシングなど)を入れ込むこともできない。難題はまだあるというわけだ。
●急ピッチで進むHammerの展開
しかし、AMDがこうしたUMA対応を本当に考えているとしたら、AMDはHammerの展開が順調に進むと想定していることになる。UMA対応版Hammerは、メインストリームデスクトップPCの廉価クラスや、現在Duronが占めているバリューデスクトップで必要となるソリューションだからだ。つまり、HammerアーキテクチャのDuronが登場するとしたら、UMA向けにメモリインターフェイスを最適化したアーキテクチャになる可能性が高い。
実際、AMDはHammerアーキテクチャをバリューPCにも持ってくるつもりでいる。「2003年においてはClawHammerはバリューではなく、K7(現在のAthlon/Duron系)コアがその市場を占める。ClawHammerがバリューセグメントに来るのは2004年になってからだろう」とAMDのリチャード・ハイ(Richard Heye)副社長(Platform Engineering & Infrastructure)は語る。K7アーキテクチャのAthlonの時も、Duronへ持ってくるのに1年かかっていたので、これは妥当なペースだ。
もっとも、AMDは全体的にはHammerについては、Athlonの時のようにおっとりとは構えていないようだ。展開をずっと急いでいる。
「Athlonの時は、最初はパフォーマンスデスクトップで、数四半期してメインストリーム、1年半後にデュアルプロセッサとモバイルへと広げた。しかし、Hammerでは全てが短縮される。来年には、すぐにデュアルプロセッサもモバイルも提供する。サーバーに必要なインターフェイスも全て揃える。Athlonと比べると、ぐっとスピードアップする。この調子だと私の仕事もなくなりそうだ(笑)」とHammerプログラムを統括するハイ氏は説明する。
●チップマルチプロセッサ版Hammerは90nmから65nmで登場?
IntelはHammerにやや遅れて登場する次世代CPU「Prescott(プレスコット)」で、Hyper-Threadingテクノロジを有効にする。つまり、Prescottはソフトウェアからは2つのCPUに見えるようになる。しかし、Hammerは当面こうした複数スレッドの並列処理「スレッドレベルパラレリズム(TLP:Thread-Level Parallelism)」技術は搭載しない。
AMDのダーク・メイヤー(Dirk Meyer)グループ副社長(Computation Products Group)は、以前、これについて次のように説明している。
「(Hyper-Threadingについては)学術的な面での好奇心はあるが、それ以上ではない。全体で言うと、まだそうしたアプローチに関しての、結果は出ていない。様子見(wait and see)だ」
メイヤー氏の下で、Hammerプログラムを統括するハイ氏の答えもほぼ同様だ。
「素直に言うと、現在のところ、我々はそんなにこの件(Hyper-Threading)について考慮していない。今のところは、サーバースペースではクラスタリングに最適化することにフォーカスしている。その方が並列性を引き出しやすい。そもそもマルチスレッディングは新しい技術ではない。最初の論文は'83年にDECの研究者が発表した(Athlon/HammerのアーキテクトたちはDEC出身者)。'80年代では、この技術を活かすことはできなかったが、20年後の今も同じ問題が残っている。とはいえ、もしこれ(Hyper-Threading)がいいアイデアなら、もちろん我々も採用するだろう」
もっとも、Hammerがスレッドの並列実行のアーキテクチャを全く考えてないわけではない。Hammerは「チップマルチプロセッサ(CMP)」を想定したアーキテクチャになっている。CMPは、ひとつのCPUダイ(半導体本体)に2個のCPUコアを搭載する技術で、Hyper-Threadingとは異なり、本当にデュアルプロセッサをワンチップ化できる。Hammerの場合は、具体的には、ひとつのHammerの中で2つのCPUコアのプライオリティをコントロールする内部APICが搭載されており、「System Request Queue(SRQ)」には2つ目のCPUのためのポートが設けられる。
「Hammerは複数のCPUコアをシングルチップに搭載できる。今のところ実際の製品のプランはないが、競争相手と比べると非常に優れた方法だと思う。簡単に性能を予測することもできる。(必要なトランジスタ数が増えるため)0.13μmでは難しいが、たぶん、90nm(0.09μm)あるいは65nm(0.065μm)あたりでは、いいチャンスになると思う」(ハイ氏)
CMP方式だと、Hyper-Threadingとは異なり、実行ユニットの競合やフェッチ帯域の制約などがないため、本当のデュアルプロセッサに近い性能を達成できる。ただし、その分、多くのトランジスタを必要とするというトレードオフがある。そのため、登場するとしても、Opteronブランドのサーバー向け製品だけになるだろう、しばらくは。
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【6月11日】【海外】AMDがモバイル版Hammerの計画を前倒し、来年中盤には投入へ
http://pc.watch.impress.co.jp/docs/2002/0611/kaigai01.htm
(2002年6月13日)
[Reported by 後藤 弘茂]